【導(dǎo)讀】隨著電子技術(shù)的發(fā)展，現(xiàn)在的搶答器功能越來越強(qiáng)，可靠性和準(zhǔn)確性也越來越高。以前的搶答器大部分都是基于傳統(tǒng)數(shù)字電路組成的。制作過程復(fù)雜，而且準(zhǔn)確性與可?？啃圆桓撸善访娣e大，安裝、維護(hù)困難。由于近年來電子技術(shù)發(fā)展迅速，逐漸出現(xiàn)。計自動化)軟件，就可以獨(dú)立設(shè)計自己的專用集成電路器件。如數(shù)碼管顯示搶答成功者的信息，或者通過聲音來判別成功搶答的選手。學(xué)技術(shù)的迅猛發(fā)展和經(jīng)濟(jì)全球化的加強(qiáng)，電子搶答器成為了不可逆轉(zhuǎn)的發(fā)展趨勢。此，研究智能電子搶答器及擴(kuò)大其應(yīng)用，有著非常現(xiàn)實(shí)的意義。代IC設(shè)計驗(yàn)證的技術(shù)主流。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)。創(chuàng)新的發(fā)明構(gòu)思和先進(jìn)的EDA技術(shù)之上。等具有復(fù)雜算法的邏輯單元和信號處理單元的邏輯設(shè)計都可選用FPGA實(shí)現(xiàn)。的FPGA動態(tài)配置方案。FPGA的基本特點(diǎn)主要?？梢哉f，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。如今，隨著FPGA向更高密度、更大容量、更低功耗和集成更多IP

　　

【正文】 STD_LOGIC。 a:OUT INTEGER RANGE 0 TO 7)。 END SEL。 ARCHITECTURE SEL_ARC OF SEL IS 片選信號產(chǎn)生模塊 SEL 本科畢業(yè)設(shè)計說明書（論文） 第 22 頁 共 26 頁 BEGIN PROCESS(CLK) VARIABLE AA:INTEGER RANGE 0 TO 7。 BEGIN IF CLK39。EVENT AND CLK=39。139。THEN AA:=AA+1。 END IF。 A=AA。 END PROCESS。 END SEL_ARC。 3)、鎖存器模塊 LOCKB 的 VHDL 源程序 LIBRARY IEEE。 USE 。 ENTITY LOCKB IS PORT(D1,D2,D3,D4:IN STD_LOGIC。 CLK,CLR:IN STD_LOGIC。 Q1,Q2,Q3,Q4,ALM:OUT STD_LOGIC)。 END LOCKB。 ARCHITECTURE LOCK_ARC OF LOCKB IS BEGIN PROCESS(CLK) BEGIN IF CLR=39。039。THEN Q1=39。039。 Q2=39。039。 Q3=39。039。 Q4=39。039。 ALM=39。039。 模塊LOCKB ELSIF CLK39。EVENT AND CLK=39。139。THEN 本科畢業(yè)設(shè)計說明書（論文） 第 23 頁 共 26 頁 Q1=D1。 Q2=D2。 Q3=D3。 Q4=D4。 ALM=39。139。 END IF。 END PROCESS。 END LOCK_ARC。 4)、轉(zhuǎn)換模塊 CH41A 的 VHDL 源程序 ch41a..vhd LIBRARY IEEE。 USE 。 ENTITY CH41A IS PORT(D1,D2,D3,D4:IN STD_LOGIC。 Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END CH41A。 ARCHITECTURE CH41_ARC OF CH41A IS 轉(zhuǎn)換模塊 CH41A BEGIN PROCESS(D1,D2,D3,D4) VARIABLE TMP:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN TMP:=D1amp。D2amp。D3amp。D4。 CASE TMP IS WHEN 0111=Q=0001。 WHEN 1011=Q=0010。 WHEN 1101=Q=0011。 WHEN 1110=Q=0100。 WHEN OTHERS=Q=1111。 END CASE。 END PROCESS。 END CH41_ARC。 本科畢業(yè)設(shè)計說明書（論文） 第 24 頁 共 26 頁 5)、 3 選 1模塊 CH31A 的 VHDL 源程序 LIBRARY IEEE。 USE 。 ENTITY CH31A IS PORT(SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 D1,D2,D3:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END CH31A。 ARCHITECTURE CH31_ARC OF CH31A IS BEGIN PROCESS(SEL,D1,D2,D3) BEGIN CASE SEL IS WHEN 000=Q=D1。 WHEN 001=Q=D2。 WHEN 111=Q=D3。 WHEN OTHERS=Q=1111。 END CASE。 END PROCESS。 END CH31_ARC。 6)、倒計時模塊 COUNT 的 VHDL 源程序 倒計時模塊 COUNT，該模塊實(shí)現(xiàn)答題時間的倒計時，在計滿 100s 后送出聲音提示。 LIBRARY IEEE。 USE 。 USE 。 ENTITY COUNT IS PORT(CLK,EN:IN STD_LOGIC。 倒計時模塊 COUNT H,L:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 本科畢業(yè)設(shè)計說明書（論文） 第 25 頁 共 26 頁 SOUND:OUT STD_LOGIC)。 END COUNT。 ARCHITECTURE COUNT_ARC OF COUNT IS BEGIN PROCESS(CLK,EN) VARIABLE HH,LL:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN IF CLK39。EVENT AND CLK=39。139。THEN IF EN=39。139。THEN IF LL=0 AND HH=0 THEN SOUND=39。139。 ELSIF LL=0 THEN LL:=1001。 HH:=HH1。 ELSE LL:=LL1。 END IF。 ELSE SOUND=39。039。 HH:=1001。 LL:=1001。 END IF。 END IF。 H=HH。 L=LL。 END PROCESS。 END COUNT_ARC。 顯示譯碼模塊 DISP 的 VHDL 源程序 LIBRARY IEEE。 本科畢業(yè)設(shè)計說明書（論文） 第 26 頁 共 26 頁 USE 。 ENTITY DISP IS PORT(D:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 Q:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END DISP。 ARCHITECTURE DISP_ARC OF DISP IS BEGIN PROCESS(D) BEGIN CASE D IS WHEN0000=Q=0111111。 WHEN0001=Q=0000110。 WHEN0010=Q=1011011。 WHEN0011=Q=1001111。 WHEN0100=Q=1100110。 WHEN0101=Q=1101101。 WHEN0110=Q=1111101。 WHEN0111=Q=0100111。 WHEN1000=Q=1111111。 WHEN1001=Q=1101111。 WHEN OTHERS=Q=0000000。 END CASE。 END PROCESS。 END DISP_ARC。