【導(dǎo)讀】主要內(nèi)容：本課程設(shè)計(jì)要求設(shè)計(jì)一個(gè)8路搶答器。示，搶答完成后狀態(tài)復(fù)位等功能。其中一人先按下?lián)尨疰I，蜂鳴器。要求能獨(dú)立地運(yùn)用VHDL語言、EDA相關(guān)知識(shí)和MaxPlusII仿真軟件，學(xué)生按要求編寫課程設(shè)計(jì)報(bào)告書，能正確闡述設(shè)計(jì)和實(shí)驗(yàn)結(jié)果。通過課程設(shè)計(jì)培養(yǎng)學(xué)生嚴(yán)謹(jǐn)?shù)目茖W(xué)態(tài)度和團(tuán)隊(duì)協(xié)作精神。應(yīng)文獻(xiàn)以及實(shí)現(xiàn)，給出個(gè)人分析、設(shè)計(jì)以及實(shí)現(xiàn)。在本次設(shè)計(jì)中，系統(tǒng)開發(fā)平臺(tái)為MAXplusⅡ，硬件描述語言是VHDL。當(dāng)?shù)谝粋€(gè)人按下按鍵后，則在顯示器上顯示該組的號(hào)碼，對(duì)應(yīng)。的燈亮，同時(shí)電路將其他各組按鍵封鎖，使其不起作用。若搶答時(shí)間內(nèi)無人搶答，則報(bào)?；卮鹜陠栴}后，由主持人將所有按鍵恢復(fù)，重新開始下一輪搶答。證了設(shè)計(jì)的正確性，初步實(shí)現(xiàn)了設(shè)計(jì)目標(biāo)。關(guān)鍵詞鎖存、顯示；搶答器；MAXplusⅡ；VHDL。

　　

【正文】 nd process。 END a。 搶答成功揚(yáng)聲器發(fā)聲 模塊 程序： LIBRARY ieee。 USE 。 USE 。 ENTITY t IS // 程序名稱 ： cut PORT(clk,en: in STD_LOGIC。 // 定義輸入： clk,en sound1:out STD_LOGIC)。 // 定義輸出： sound1 END t。 ARCHITECTURE a OF t IS BEGIN process(en,clk) begin if(clk39。event and clk=39。139。) then // 當(dāng)搶答控制開關(guān)打開即： clk=1 時(shí) if(en=39。139。) then // 當(dāng) en=1 搶答成功 sound1=39。139。 // 揚(yáng)聲器 sound1=39。139。 發(fā)聲 else sound1=39。039。 // 否則不發(fā)聲 end if。end if。 end process。 END a。 數(shù)碼管顯示管對(duì)應(yīng)程序 ： LIBRARY ieee。 USE 。 USE 。 ENTITY display IS // 程序名稱 ： display PORT(m: IN STD_LOGIC_VECTOR(3 downto 0)。 // 定義輸入端 m BCD: out STD_LOGIC_VECTOR(7 downto 0))。 // 定義輸出端 BCD END display。 ARCHITECTURE a OF display IS BEGIN PROCESS(m) BEGIN CASE m IS ** 基于 VHDL 語言的 8 路搶答器設(shè)計(jì) 第 26 頁 共 29 頁 WHEN 0000 = BCD =00111111。 // 當(dāng) m=0 時(shí)，輸出 BCD=3F WHEN 0001 = BCD =00000110。 // 當(dāng) m=1 時(shí)，輸出 BCD=06 WHEN 0010 = BCD =01011011。 //當(dāng) m=2 時(shí)，輸出 BCD=5B WHEN 0011 = BCD =01001111。 //當(dāng) m=3 時(shí)，輸出 BCD=4F WHEN 0100 = BCD =01100110。 //當(dāng) m=4 時(shí)，輸出 BCD=66 WHEN 0101 = BCD =01101101。 //當(dāng) m=5 時(shí)，輸出 BCD=6D WHEN 0110 = BCD =01111101。 //當(dāng) m=6 時(shí)，輸出 BCD=7D WHEN 0111 = BCD =00000111。 //當(dāng) m=7 時(shí)，輸出 BCD=07 WHEN 1000 = BCD =01111111。 //當(dāng) m=8 時(shí)，輸出 BCD=7F WHEN 1001 = BCD =01101111。 //當(dāng) m=9 時(shí)，輸出 BCD=6F WHEN OTHERS = BCD =00000000。 //當(dāng) m為其他數(shù)時(shí)，輸出 BCD=00 END CASE。 END PROCESS。 END a。 頂層文件 模塊對(duì)應(yīng)程序： LIBRARY ieee。 USE 。 LIBRARY work。 ENTITY qiangdaqi IS // 程序名稱 ： qiangdaqi PORT ( clr : IN STD_LOGIC。 // 定義輸入端 clr clk : IN STD_LOGIC。 // 定義輸入端時(shí)鐘信號(hào) clk s1 : IN STD_LOGIC。 // 定義搶答信號(hào)輸入端 s1 s2 : IN STD_LOGIC。 // 定義搶答信號(hào)輸入端 s2 s3 : IN STD_LOGIC。 // 定義搶答信號(hào)輸入端 s3 s4 : IN STD_LOGIC。 // 定義搶答信號(hào)輸入端 s4 s5 : IN STD_LOGIC。 // 定義搶答信號(hào)輸入端 s5 s6 : IN STD_LOGIC。 // 定義搶答信號(hào)輸入端 s6 s7 : IN STD_LOGIC。 // 定義搶答信號(hào)輸入端 s7 s8 : IN STD_LOGIC。 // 定義搶答信號(hào)輸入端 s8 BCD : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 // 定義輸出端數(shù)碼顯示管 BCD SOUND : OUT STD_LOGIC // 定義輸出端揚(yáng)聲器 SOUND )。 END qiangdaqi。 ARCHITECTURE bdf_type OF qiangdaqi IS COMPONENT change ** 基于 VHDL 語言的 8 路搶答器設(shè)計(jì) 第 27 頁 共 29 頁 PORT(q1 : IN STD_LOGIC。 // 定義輸入端 q1 q2 : IN STD_LOGIC。 // 定義輸入端 q2 q3 : IN STD_LOGIC。 // 定義輸入端 q3 q4 : IN STD_LOGIC。 // 定義輸入端 q4 q5 : IN STD_LOGIC。 // 定義輸入端 q5 q6 : IN STD_LOGIC。 // 定義輸入端 q6 q7 : IN STD_LOGIC。 // 定義輸入端 q7 q8 : IN STD_LOGIC。 // 定義輸入端 q8 clr : IN STD_LOGIC。 // 定義輸入端 clr en : OUT STD_LOGIC。 // 定義輸出端 en m : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) //定義輸出端 m )。 END COMPONENT。 COMPONENT t PORT(clk : IN STD_LOGIC。 // 輸入端 clk en : IN STD_LOGIC。 // 輸入端 en sound1 : OUT STD_LOGIC // 輸出端 sound1 )。 END COMPONENT。 COMPONENT display PORT(m : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 // 定義輸入端 m BCD : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) // 定義輸出端 BCD )。 END COMPONENT。 COMPONENT lock PORT(s1 : IN STD_LOGIC。 // 輸入端 s1 s2 : IN STD_LOGIC。 s3 : IN STD_LOGIC。 s4 : IN STD_LOGIC。 s5 : IN STD_LOGIC。 s6 : IN STD_LOGIC。 s7 : IN STD_LOGIC。 s8 : IN STD_LOGIC。 clr : IN STD_LOGIC。 q1 : OUT STD_LOGIC。 // 輸出端 q1 q2 : OUT STD_LOGIC。 q3 : OUT STD_LOGIC。 ** 基于 VHDL 語言的 8 路搶答器設(shè)計(jì) 第 28 頁 共 29 頁 q4 : OUT STD_LOGIC。 q5 : OUT STD_LOGIC。 q6 : OUT STD_LOGIC。 q7 : OUT STD_LOGIC。 // 輸出端 q7 q8 : OUT STD_LOGIC // 輸出端 q8 )。 END COMPONENT。 SIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_1 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_3 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_4 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_5 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_6 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_7 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_8 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_9 : STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN u1: change PORT MAP(q1 = SYNTHESIZED_WIRE_0, q2 = SYNTHESIZED_WIRE_1, q3 = SYNTHESIZED_WIRE_2, q4 = SYNTHESIZED_WIRE_3, q5 = SYNTHESIZED_WIRE_4, q6 = SYNTHESIZED_WIRE_5, q7 = SYNTHESIZED_WIRE_6, q8 = SYNTHESIZED_WIRE_7, clr = clr, en = SYNTHESIZED_WIRE_8, m = SYNTHESIZED_WIRE_9)。 u2: t PORT MAP(clk = clk, en = SYNTHESIZED_WIRE_8, sound1 = SOUND)。 u3: display PORT MAP(m = SYNTHESIZED_WIRE_9, BCD = BCD)。 ** 基于 VHDL 語言的 8 路搶答器設(shè)計(jì) 第 29 頁 共 29 頁 u4: lock PORT MAP(s1 = s1, s2 = s2, s3 = s3, s4 = s4, s5 = s5, s6 = s6, s7 = s7, s8 = s8, clr = clr, q1 = SYNTHESIZED_WIRE_0, q2 = SYNTHESIZED_WIRE_1, q3 = SYNTHESIZED_WIRE_2, q4 = SYNTHESIZED_WIRE_3, q5 = SYNTHESIZED_WIRE_4, q6 = SYNTHESIZED_WIRE_5, q7 = SYNTHESIZED_WIRE_6, q8 = SYNTHESIZED_WIRE_7)。 END bdf_type。