多路搶答器設(shè)計(jì)_eda課程設(shè)計(jì)-資料下載頁
2025-08-22 16:55本頁面
【導(dǎo)讀】時(shí)，該路搶答信號(hào)將其余個(gè)綠搶答封鎖的功能。其中有四個(gè)搶答信號(hào)s0、s1、s2、復(fù)位信號(hào)rst；警報(bào)信號(hào)tmp。計(jì)時(shí)，并且在30秒倒計(jì)時(shí)后無人搶答顯示超時(shí)并報(bào)警。其中有搶答時(shí)鐘信號(hào)clk2；號(hào)warn；計(jì)時(shí)中止信號(hào)stop；計(jì)時(shí)十位和個(gè)位信號(hào)tb，ta。輪流選通，在數(shù)碼管上顯示。內(nèi)人搶答或是計(jì)數(shù)到時(shí)蜂鳴器開始報(bào)警，有效電平輸入信號(hào)i；狀態(tài)輸出信號(hào)q；在這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中將BCD碼轉(zhuǎn)換成7段的功能。在這個(gè)模塊中是對(duì)前七個(gè)模塊的綜合編寫的頂層文件?？紤]到實(shí)驗(yàn)開發(fā)平臺(tái)提供的輸出顯示資源的限制，我們將組別顯示。和計(jì)時(shí)顯示的譯碼器內(nèi)設(shè)，而將各組的計(jì)分顯示的譯碼器外接。整個(gè)系統(tǒng)的大致組。成框圖如圖所示。
【正文】 t js is port(clk,rst,s,stop:in std_logic。 warn:out std_logic。 ta,tb:buffer std_logic_vector(3 downto 0))。 end ponent。 ponent sjxz is port(clk2,rst:in std_logic。 s:out std_logic_vector(1 downto 0)。 a,b,c:in std_logic_vector(3 downto 0)。 y:out std_logic_vector(3 downto 0))。 end ponent。 ponent ymq is port(ain4: in std_logic_vector (3 downto 0)。 dout7: out std_logic_vector (6 downto 0))。 end ponent。 ponent alarm is port(clk,i:in std_logic。 q:out std_logic)。 end ponent。 signal states_out,ta_out,tb_out,y_out:std_logic_vector(3 downto 0)。 signal ledout:std_logic_vector(6 downto 0)。 signal w:std_logic。 begin a=ledout(6)。b=ledout(5)。c=ledout(4)。d=ledout(3)。e=ledout(2)。f=ledout(1)。g=ledout(0)。 u1:qdjb port map(clk2,rst,s0,s1,s2,s3,tmp=k,states=states_out)。 u2:js port map(clk,rst,s,stop,warn=n,ta=ta_out,tb=tb_out)。 u3:sjxz port map(clk2=clk2,rst=rst,s=m,a=states_out,b=ta_out,c=tb_out,y=y_out)。 u4:ymq port map(ain4=y_out,DOUT7=ledout)。 u5:alarm port map(clk2,s,q_out)。 end bhv。 仿真圖 18 頂層文件圖 在這個(gè)模塊中是對(duì)前七個(gè)模塊的綜合編寫的頂層文件。 19 （八 ）主電路連線圖 （九 ）將程序下載到芯片 FLEX— EPF10LC844 上，引腳圖如下 20 三 、 器件編程與下載 將編譯好的模塊程序下載到 CPLD 中（注： device 選取要與硬件對(duì)應(yīng)，否則會(huì)導(dǎo)致實(shí)驗(yàn)失?。?，連線做硬件實(shí)驗(yàn)。 四 、性能測(cè)試與分析 按下 rst 鍵清零，按下 s 鍵，觀察數(shù)碼管是否開始倒計(jì)時(shí)，揚(yáng)聲器是否發(fā)出報(bào)警聲，按下 s0,觀察數(shù)碼管是否顯示 1 和搶答的時(shí)間，再按 s1, 均不改變顯示，按下 rst 鍵，觀察是否清零，再按 s 鍵，不按別的，直到計(jì)時(shí)時(shí)間到，觀察是否顯示 00，揚(yáng)聲器是否發(fā)出報(bào)警。 五 、 實(shí)驗(yàn)設(shè)備 計(jì)算機(jī)， EL教學(xué)實(shí)驗(yàn)箱 21 六 、心得體會(huì) 通過這次對(duì)搶答器的設(shè)計(jì)和實(shí)踐，學(xué)到了很多的東西，不僅鞏固了以前所學(xué)的知識(shí)，而且學(xué)到了書本上沒有的東西，在調(diào)試中每修改一個(gè)小的錯(cuò)誤，自己心中 的成就感就徒增，特別是把一個(gè)程序模塊轉(zhuǎn)化成原理圖時(shí)，自己從課本看到是一段話“首先打開要轉(zhuǎn)換的 VHDL 文件，選擇 FileCreat/UpdateCreat symbel/Files for current File 命令，即可將當(dāng)前文件變成一個(gè)元件符號(hào) SINGT,然后再于另一工程中調(diào)用此元件，但必須注意，此工程和已生成的都在同一文件夾中 ” ——— 課本 P130 頁，這一段話一開始讓我不知其解，后到百度搜索，發(fā)現(xiàn)也是 這幾句話，后看到軟件中的 File中 ” BlockDiagram/Schematic File” ,又去查英語字典，原來要先建立空白的原理圖再到工程中添加已生成的模塊圖，覺的書本寫的很簡(jiǎn)潔，但 實(shí)際操作起來卻是另外一種感覺，真是“紙上得到終覺淺， 絕 知此事要躬行” 這句話的含義。 在這次設(shè)計(jì)，把理論與實(shí)踐信結(jié)合起來，在老師的指導(dǎo)下和視頻學(xué)習(xí)下，有些關(guān)鍵的問題才得以解決， 鍛煉了自己的能力，對(duì)以后走的路有了更清楚的認(rèn)識(shí)，同時(shí)有了更多的信心。 七 、參考文獻(xiàn) [1]、江國(guó)強(qiáng)：《 EDA 技術(shù)習(xí)題與實(shí)驗(yàn)》 ， 電子工業(yè)出版社 [2]、 曹昕燕，周風(fēng)臣，聶春燕：《 EDA 技術(shù)試驗(yàn)與課程設(shè)計(jì)》，清華大學(xué)出版社 [3]、黃仁欣：《 EDA 技術(shù)實(shí)用教程》，清華大學(xué)出版社 22 指導(dǎo)教師評(píng)語及設(shè)計(jì)成績(jī) 評(píng) 語 課程設(shè)計(jì)成績(jī)： 指導(dǎo)教師： 日期： 年 月 日
畢業(yè)設(shè)計(jì)相關(guān)推薦
鄂ICP備17016276號(hào)-1