eda技術(shù)課程設計-四人搶答器設計-資料下載頁
2024-10-27 01:31本頁面
【導讀】場合都要求有公正的快速的裁決，例如體育競技、證券、股票交易，以及各種智力競賽等。搶答器，具有很強的實用性與可行性。搶答器具有數(shù)據(jù)鎖存和顯示功能。搶答開始后，4個選手按動搶答按鈕，定的時間里進行搶答，若在倒計時結(jié)束后仍未有選手進行搶答，則開始報警，本次搶答無效。計時顯示有效剩余時間，設為20s。在這以外，這個搶答器還必須包含一個使能信號，外加一。個歸零信號，這樣做是為了方便實現(xiàn)共平搶答和及時停止。選手代號，計數(shù)器的個位和十位等。他們的輸出結(jié)果要用BCD碼表示出來，這樣是為了便。于顯示譯碼連接，便于主持人直接讀出結(jié)果。當主持人按下控制鍵、選手按下?lián)尨疰I或者倒。除此之外，該電路還應有清0功能。述該方案的各個部分功能及其實現(xiàn)。該模塊實現(xiàn)報警功能，包括一個有效電平輸入信號I，狀態(tài)輸出信號Q,計數(shù)脈沖CLK，總之，通過這次課程設計，我認識到了自己的不足，也收獲了很多。
【正文】 if c_out=0000 then c_out=0000。 else c_out=c_out1。 end if。 end if。 when 0100= if add=39。139。 then if d_out=1111 then d_out=0000。 else d_out=d_out+1。 end if。 elsif add=39。039。 then if d_out=0000 then d_out=0000。 else d_out=d_out1。 end if。 end if。 when others= a_out=a_out。b_out=b_out。c_out=c_out。d_out=d_out。 end case。 end if。 end if。 end process p2。 end one。 library ieee。 use 。 use 。 entity qiangda is 搶答 port(clk,clk2,en,a,b,c,d,add,stop,rst:in std_logic。 ring,alarm:out std_logic。 ta,tb:buffer std_logic_vector(3 downto 0)。 states:buffer std_logic_vector(3 downto 0)。 a_out,b_out,c_out,d_out:buffer std_logic_vector(3 downto 0))。 end qiangda。 architecture bhv of qiangda is ponent qdjb is port(clk2,en,rst:in std_logic。 a,b,c,d:in std_logic。 ring:out std_logic。 states:out std_logic_vector(3 downto 0))。 end ponent。 ponent js is port(clk,rst,en,stop:in std_logic。 warn:buffer std_logic。 ta,tb:buffer std_logic_vector(3 downto 0))。 end ponent。 ponent jf is port(clk,rst,en,add:in std_logic。 states:in std_logic_vector(3 downto 0)。 a_out,b_out,c_out,d_out:buffer std_logic_vector(3 downto 0))。 end ponent。 signal t:std_logic_vector(3 downto 0)。 begin u1:qdjb port map(clk2,en,rst,a,b,c,d,ring,states)。 u2:js port map(clk,rst,en,stop,alarm,ta,tb)。 u3:jf port map(clk,rst,en,add,states,a_out,b_out,c_out,d_out)。 end bhv。
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