基于vhdl的八路搶答器設(shè)計(jì)--eda課程設(shè)計(jì)-資料下載頁
2025-06-03 09:16本頁面
【正文】 25 附錄 元器件清單 : 74LS48 3 個(gè) 電阻 68 KΩ 1 個(gè) 74LS121 1 個(gè) 電阻 510Ω 2 個(gè) 74LS148 1 個(gè) 電容 10uF 2 個(gè) 74LS192 2 個(gè) 電容 1 個(gè) 74LS279 1 個(gè) 電容 100uF 1 個(gè) NE555 2 個(gè) 發(fā)光二極管 2 個(gè) 電阻 1 KΩ 1 個(gè) 按鍵開關(guān) 9 個(gè) 電阻 10 KΩ 9 個(gè) 共陰數(shù) 碼管 3 個(gè) 電阻 15 KΩ 1 個(gè) 74LS00 1 個(gè) 電阻 KΩ 1 個(gè) 74LS11 1 個(gè) 電阻 KΩ 1 個(gè) 三極管 3DG12 1 個(gè) 電阻 100 KΩ 1 個(gè) 總程序 ： LIBRARY IEEE。 USE 。 USE 。 ENTITY total IS PORT(clk: IN STD_LOGIC。 clr: IN STD_LOGIC。 s1,s2,s3,s4,s5,s6,s7,s8 : IN STD_LOGIC。 sound1 : OUT STD_LOGIC。 BCD: OUT STD_LOGIC_vector(7 downto 0)。 END total。 ARCHITECTURE total_run OF total IS COMPONENT change PORT(q1,q2,q3,q4,q5,q6,q7,q8: IN STD_LOGIC。 26 clr: IN STD_LOGIC。 m: OUT STD_LOGIC_vector(3 downto 0)。 en: OUT STD_LOGIC)。 END COMPONENT。 COMPONENT t PORT(clk,en: in STD_LOGIC。 sound1:out STD_LOGIC)。 END COMPONENT。 COMPONENT display PORT(l: IN STD_LOGIC_VECTOR(3 downto 0)。 BCD1: OUT STD_LOGIC_VECTOR(7 downto 0))。 END COMPONENT。 signal en : STD_LOGIC。 signal m : STD_LOGIC_vector(3 downto 0)。 signal q1,q2,q3,q4,q5,q6,q7,q8 : STD_LOGIC。 BEGIN u1 : lock PORT MAP(s1,s2,s3,s4,s5,s6,s7,s8,clr,q1,q2,q3,q4,q5,q6,q7,q8)。 u2 : change PORT MAP(q1,q2,q3,q4,q5,q6,q7,q8,clr,m,en)。 u3 : t PORT MAP(clk,en,sound1)。 u4 : display PORT MAP(m, BCD)。 END total_run。 27 U174LS148DA09A17A26GS14D313D41D52D212D111D010D74D63EI5EO15GND8VCC1674LS48DA7B1C2D6OA13OD10OE9OF15OC11OB12OG14~LT3~RBI5~BI/RBO4GND8VCC16U474STD116N1D141D261D381D410~1G231Q151Q271Q391Q411~1G12~1CLR1GND12~2CLR13~2G114~2G2152D1162Q1172D2182Q2192D3202Q3212D4222Q423VCC24U8B74S04NVCC5VL1 150H0182567 9VCC5VVCCVCC5V1213VCC14170U374STD116N1D141D261D381D410~1G231Q151Q271Q391Q411~1G12~1CLR1GND12~2CLR13~2G114~2G2152D1162Q1172D2182Q2192D3202Q3212D4222Q423VCC2418202126VCC5V027112910VCC03028430XFG102519VCC3201623T1RXD TXD RTS CTS15333435U9GNDVCCCVRSRWED0D1D2D3D4D5D6D7 36373839404142VCCCRS14344CRS245VCC5VVCC22VCC
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