課程設(shè)計(jì)---多路搶答器設(shè)計(jì)(編輯修改稿)
2025-07-10 16:07 本頁面
【文章內(nèi)容簡(jiǎn)介】 輸入 輸出 ～ CR ～ LD CTT CTP CP D3 D2 D1 D0 Q1 Q2 Q3 Q4 0 0 0 0 0 1 0 ↑ D3 D2 D1 D0 D3 D2 D1 D0 1 1 0 保持 1 1 0 保持 1 1 1 1 ↑ 計(jì)數(shù) （芯片真值表） 由此可知， 74LS160 具有以下功能： a． 異步清零。當(dāng)～ CR=0 時(shí)， 無論其他各輸入端的狀態(tài)如何，計(jì)數(shù)器輸出均被直接置“ 0”，成為異步清零； b． 同步預(yù)置數(shù)。當(dāng)～ CR=1，～ LD=0 且在時(shí)鐘脈沖 CP 上升沿作用時(shí)，計(jì)數(shù)器將 D3 D2 D1 D0同時(shí)置入 Q1Q2Q3Q4，使 D3 D2 D1 D0= Q1Q2Q3Q4，由于置數(shù)操作要與 CP上升沿同步，所有稱為同步預(yù)置數(shù)； c． 保持（禁止）。～ CR =～ LD=1 且 CTP ﹒ CTT=0 時(shí)，不論有無 CP脈沖作用，計(jì)數(shù)器都將保持原有的狀態(tài)不變（停止計(jì)數(shù)）； d． 計(jì)數(shù)?！?LD=～ CR= CTP =CTT=1 時(shí)， 74LS160 處于計(jì)數(shù)狀態(tài)。 (3)、搶答電 路的鎖存功能由鎖存器 74LS273 來完成： （管腳圖） 74LS273 是帶有清除端的 8D 觸發(fā)器，只有在清除端保持高電平時(shí)，才具有鎖存功能，鎖存控制端為 11 腳 CLK，采用上升沿鎖存。 CPU 的 ALE信號(hào)必須經(jīng)過反相器反相之后才能與 74LS273 的控制端 CLK 端相連。 74LS273 是一種帶清除功能的 8D 觸發(fā)器， 1D～ 8D 為數(shù)據(jù)輸入端， 1Q～ 8Q為數(shù)據(jù)輸出端，正脈沖觸發(fā)，低電平清除，常用作 8位地址鎖存器。 該芯片的功能如下： a、 1 管腳是復(fù)位輸入端 CLR，低電平有效，當(dāng) 1 腳是低電平的時(shí)候， 2（ Q1）、5(Q2)、 6(Q3)、 9(Q4)、 12(Q5)、 15(Q6)、 16(Q7)、 19(Q8)全部輸出 0，即全部復(fù)位； b、當(dāng) 1管腳是高電平的時(shí)候， 11（ CLK）是鎖存控制端，并且是上升沿觸發(fā)鎖存，每當(dāng) 11 管腳有一個(gè)上升沿信號(hào)，立即鎖存輸入腳 1 11 18 的電平狀態(tài)，并且立即呈現(xiàn)在輸出腳 2（ Q1）、 5(Q2)、 6(Q3)、 9(Q4)、12(Q5)、 15(Q6)、 16(Q7)、 19(Q8)上。 (4) 、“選手搶答 顯示燈”的顯示主要依靠譯碼器 74LS138來完成 （管腳圖） 工作原理： ① 當(dāng)一個(gè)選通端（ E1）為高電平，另兩個(gè)選通端（ (/E2))和 /(E3)）為低電平時(shí)，可將地址端（ A0、 A A2）二進(jìn)制編碼 在 Y0 至 Y7 對(duì)應(yīng)的輸出端以低電平譯出。 比如 ： A2A1A0=110 時(shí)，則 Y6 輸出端輸出低 電平信號(hào)。 ② 利用 E E2 和 E3可級(jí)聯(lián)擴(kuò)展成 24 線 譯碼器 ；若外接一個(gè) 反相器 還可級(jí)聯(lián)擴(kuò)展成 32 線 譯碼
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