【文章內(nèi)容簡(jiǎn)介】 計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL 語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用，它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點(diǎn)。歸納起來， VHDL 語言主要 具有以下優(yōu)點(diǎn)： （ 1） VHDL 語言功能強(qiáng)大，設(shè)計(jì)方式多樣 VHDL 語言具有強(qiáng)大的語言結(jié)構(gòu)，只需采用簡(jiǎn)單明確的 VHDL 語言程序就可以描述十分復(fù)雜的硬件電路。同時(shí)，它還具有多層次的電路設(shè)計(jì)描述功能。此外， VHDL 語言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn)，這是其他硬件描述語言所不能比擬的。 VHDL 語言設(shè)計(jì)方法靈活多樣，既支持自頂向下的設(shè)計(jì)方式，也支持自底向上的設(shè)計(jì)方法； 既支持模塊化設(shè)計(jì)方法，也支持層次化設(shè)計(jì)方法。 （ 2） VHDL 語言具有強(qiáng)大的硬件描述能力 基于 VHDL 的數(shù)字式競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 搶答、計(jì)分和報(bào)警 5 VHDL 語言具有 多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級(jí)電路，也可以描述門級(jí)電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。同時(shí)， VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。 VHDL 語言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。 VHDL 語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會(huì)給硬件描述帶來較大的自由度。 （ 3） VHDL 語言具有很強(qiáng)的移植能力 VHDL 語言很強(qiáng)的移植能力主要體現(xiàn)在： 對(duì)于同一個(gè)硬件電路的 VHDL 語 言描述，它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。 （ 4） VHDL 語言的設(shè)計(jì)描述與器件無關(guān) 采用 VHDL 語言描述硬件電路時(shí)，設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化，而不需要考慮其他的問題。當(dāng)硬件電路的設(shè)計(jì)描述完成以后， VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)。 （ 5） VHDL 語言程序易于共享和復(fù)用 VHDL 語言采用基于庫 ( library) 的設(shè)計(jì)方法。在設(shè)計(jì)過程中，設(shè)計(jì)人員可以建立各種可再次利用的模塊，一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級(jí)電路開始一步步地進(jìn)行設(shè)計(jì)，而是一些模塊的累加。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放在庫中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言，因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享，從而減小硬件電路設(shè)計(jì)的工作量，縮短開發(fā)周期。 設(shè)計(jì)平臺(tái) QuartusII 軟件的概述及工作原理 軟件是 Altera公司最新版本的 EDA 開發(fā)軟件，支持 APEX系列、 Cyclone 系列、 Stratix系列和 Excalibur系列等新型系列軟件的開發(fā)。含有工作組計(jì)算、集成邏輯分析儀、EDA工具集成、多過程支持、增強(qiáng)重編譯和 IP集成等特性。支持百萬門級(jí)的設(shè)計(jì)，支持高速 I/O設(shè)計(jì)，具有更強(qiáng)的設(shè)計(jì)能力和更快的編譯速度。 統(tǒng)設(shè)計(jì)提供了一個(gè)完整的設(shè)計(jì)環(huán)境。無論是使用個(gè)人電腦、 NUIX或 Linux工作站，、快速編譯處理以 及編程功能。 基于 VHDL 的數(shù)字式競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 搶答、計(jì)分和報(bào)警 6 輸入的設(shè)計(jì)過程一般為創(chuàng)建工程、輸入文件、項(xiàng)目編譯、波形仿真、項(xiàng)目校驗(yàn)和編程下載等幾個(gè)步驟。 創(chuàng)建工程： 在將設(shè)計(jì)實(shí)體輸入集成開發(fā)環(huán)境并進(jìn)行編譯之前，應(yīng)當(dāng)首先創(chuàng)建針對(duì)該設(shè)計(jì)實(shí)體的工程項(xiàng)目文件； 輸入文件： 采用硬件描述語言描述的設(shè)計(jì)文件，可以預(yù)先用文本文件編輯工具輸入并編輯，也可在 集成開發(fā)環(huán)境中輸入和編輯。對(duì)于事先完成輸入編輯的設(shè)計(jì)文件，也可在創(chuàng)建工程項(xiàng)目文件時(shí)予以添加，也可在 集成開發(fā)環(huán)境中選擇 FileOpen，打 開和編輯選中的設(shè)計(jì)文件。 編譯設(shè)計(jì)項(xiàng)目： 編譯器的功能是對(duì)設(shè)計(jì)文件進(jìn)行分析檢查和邏輯綜合，并將綜合結(jié)果生成可以對(duì)器件編程的目標(biāo)文件，和供時(shí)序分析的時(shí)序信息文件等輸出文件。編譯過程包括分析與綜合、適配、編程和時(shí)序分析 4 個(gè)環(huán)節(jié)。對(duì)于比較簡(jiǎn)單的設(shè)計(jì)，可以使用全程編譯一次完成上述 4 個(gè)環(huán)節(jié)；而對(duì)于較為復(fù)雜的設(shè)計(jì)，每一次全程編譯都非常耗時(shí)，因此可以采用分步驟編譯，分別完成每個(gè)環(huán)節(jié)，逐個(gè)分析每個(gè)環(huán)節(jié)輸出的編譯報(bào)告，這樣可以提高設(shè)計(jì)效率。 仿真設(shè)計(jì)項(xiàng)目：當(dāng)一個(gè)設(shè)計(jì)項(xiàng)目完成編譯以后，如果不對(duì)、驗(yàn)證正 確與否，就直接下載到項(xiàng)目器件中的話，其結(jié)果是無法預(yù)知的。因?yàn)橥ㄟ^編譯只能說明源設(shè)計(jì)文件符合描述語言的語法規(guī)則，并可以本綜合成為電路，但不能說明該電路可以完成設(shè)計(jì)要求。 驗(yàn)證是設(shè)計(jì)中的一個(gè)重要環(huán)節(jié)，而邏輯模擬 仿真則是最常用的驗(yàn)證手段。使用 仿真設(shè)計(jì)項(xiàng)目，首先要編輯仿真波形文件并存盤，然后運(yùn)行 的仿真器。 當(dāng)設(shè)計(jì)文件的方針通過后，就可以將變異輸出的配置文件下載到項(xiàng)目辦上了。值得注意的是，在下載配置文件之前，應(yīng)當(dāng)首先將目標(biāo)期間的引腳鎖定到相應(yīng)的端口上，這樣 才能使目標(biāo)板正常運(yùn)行。 基于 VHDL 的數(shù)字式競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 搶答、計(jì)分和報(bào)警 7 4 搶答器各部分的設(shè)計(jì)描述及仿真波形 搶答鑒別、計(jì)分和報(bào)警模塊的設(shè)計(jì) 搶答鑒別模塊設(shè)計(jì) 在這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中的搶的功能，并且能夠?qū)崿F(xiàn)當(dāng)有一路搶答按鍵按下時(shí)，該路搶答信號(hào)將其余各按鍵信號(hào)封鎖的功能。在這個(gè)模塊輸入端有 WARN輸入（以時(shí)間控制系統(tǒng)的 WARN輸出信號(hào)為信號(hào)源）、一個(gè)和 “時(shí)間控制系統(tǒng) ”公用的 CLEAR端、 4人搶答輸入信號(hào)端 S0， S1， S2， S3和有一個(gè)時(shí)鐘信號(hào)端 CLK，這個(gè)時(shí)鐘信號(hào)是個(gè)高頻信號(hào) ，用以掃描 S0， S1， S2， S3是否有信號(hào)輸入。輸出端有對(duì)應(yīng)于 S0， S1， S2， S3編號(hào)的 4個(gè)指示燈 LED和 4線 2進(jìn)制輸出端 STATES（用于鎖存當(dāng)前的狀態(tài)），還有一個(gè) STOP端用于指示S0， S1， S2， S3按鈕狀態(tài)（控制計(jì)算器停止） .生成模塊圖如 ： 圖 41 搶答鑒別模塊的模塊圖 仿真波形如圖 所示： 圖 42 搶答鑒別模塊部分仿真波形 基于 VHDL 的數(shù)字式競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 搶答、計(jì)分和報(bào)警 8 報(bào)警模塊設(shè)計(jì) （ 1） 在這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中的報(bào)警功能，當(dāng)主持人按下 控制鍵，有限時(shí)間內(nèi)（ N 秒內(nèi)）有人搶答或是倒計(jì)時(shí)到了之后蜂鳴聲開始報(bào)警，輸出 SOUND 有效電平為高。生成模塊如圖 （ 1）所示： 圖 43 報(bào)警模塊（ 1） 的模塊圖其仿真波形圖如圖 所示： 圖 44 報(bào)警模塊（ 1）的仿真波形 (2) 具有犯規(guī)設(shè)置電路對(duì)提前搶答和超時(shí)搶答者，則報(bào)警并顯示組別。其中， S、S S S3表示四個(gè)按鍵， CLEAR是復(fù)位控制端， WARNS是警告信號(hào)。 圖 45 報(bào)警模塊（ 2）的模塊圖基于 VHDL 的數(shù)字式競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 搶答、計(jì)分和報(bào)警 9 仿真波形如圖所示： 圖 46 報(bào)警模塊（ 2）的仿真波形 計(jì)分模塊的設(shè)計(jì) 本模塊主要實(shí)現(xiàn)題目中的最 后一個(gè)要求。設(shè)置一個(gè)計(jì)分電路， 每組開始預(yù)置 10分，由主持人記分，答對(duì)一次加 1 分，答錯(cuò)一次減 1 分。 CLK 是一個(gè)時(shí)鐘信號(hào)， CLR是復(fù)位信號(hào)， ADD 與 SUB 是加減控制端， CHOOSE 是選擇組別，用以控制加減組別。本設(shè)計(jì)是選用 BCD 碼（即用四位二進(jìn)制數(shù)來表示一位十進(jìn)制）來顯示計(jì)數(shù)。 aa0、aa1 是顯示計(jì)分的個(gè)位和十位。 bb0、 bb cc0、 cc dd0、 dd1 其功能和 aa0、 aa1相同。生成模塊圖如右圖： 圖 47 計(jì)分模塊的模塊圖 基于 VHDL 的數(shù)字式競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 搶答、計(jì)分和報(bào)警 10 仿真波形如圖 所示： 圖 48 計(jì)分模塊的仿真波形圖 其他模塊的設(shè)計(jì) 譯碼模塊的設(shè)計(jì) 將搶答過程中鎖存的 BCD碼轉(zhuǎn)換成 7段碼用于 LED的顯示。在程序設(shè)計(jì)中， INSTATES 代表七個(gè)輸入， QOUT 七個(gè)輸出端。 生成的模塊圖如圖 ： 圖 49 譯碼模塊的模塊圖 定時(shí)模塊的設(shè)計(jì) 這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中的計(jì)時(shí)功能，在搶答開始后進(jìn)行 N秒的倒計(jì)時(shí)，并且在 N秒倒計(jì)時(shí)后無人搶答的情況下顯示超時(shí) 并輸出信號(hào)至 WARN報(bào)警，或者只要 N秒內(nèi)有人