【文章內容簡介】 POINTS_B1。 CC1=POINTS_C1。 DD1=POINTS_D1。 END PROCESS。 END ARCHITECTURE ART。 掃描顯示模塊 的設計 此模塊將計分電路中的計分結果通過掃描并顯示出來于屏幕上。搶答者和觀眾則通過顯示屏幕上的分數(shù)來判別競賽都之間的成績。最終勝負結果也是通過這個分數(shù)來判別的。顯示部分采用動態(tài)掃描 4 位 LED 顯示接口電路 , LED 動態(tài)顯示是單片機中應用最為廣泛的一種顯示方式 , 其接口電路是把所有顯示器的 8 個筆劃段 a~dp 同名端并聯(lián)在一起 , 而每一個顯示器的公共極 COM是各自獨立地受 I/O 線控制 , CPU 的字段輸出口送出字形碼時 , 所有顯示器由于同名端并連接收到相同的字形碼 , 但究竟哪個顯示 器亮 , 則取決于 COM端 , 而這一端是由 I/O 控制的 , 所以就可以自行決定何時顯示哪一位了 , 在輪流點亮掃描過程中 , 每位顯示器的點亮時間表是極為短暫的 , 但由于人的視覺暫留現(xiàn)象及發(fā)光二極管的余輝將就盡管實際上各位顯示器并非同時點亮 , 但只要掃描速度足夠快 , 給人的印象就是一組穩(wěn)定的顯示數(shù)據(jù) , 不會有閃爍感。 掃描顯示電路可以由 VHDL 程序來實現(xiàn)，以下是一斷掃描顯示的 VHDL 程序： begin if (clk_fresh39。event and clk_fresh=39。139。) then t:=t+1。 if t=000 then segcs=10000000。 seg=ZBXS。 《基于 VHDL 的智力競賽搶答器的設計與實現(xiàn) 》 第 10 頁 共 25 頁 elsif t=001 then segcs=00100000。 seg=A1。 elsif t=010 then segcs=00010000。 seg=B1。 elsif t=011 then segcs=00001000。 seg=C1。 elsif t=100 then segcs=00000100。 seg=D1。 elsif t=101 then segcs=00000010。 seg=JSXS1。 elsif t=110 then segcs=00000001。 seg=JSXS2。 elsif t=111 then segcs=00000000。 seg=0000000。 end if。 end if。 end process。 end rtl。 《基于 VHDL 的智力競賽搶答器的設計與實現(xiàn) 》 第 11 頁 共 25 頁 4 系統(tǒng)仿真 (1)鑒別鎖存電路由 VHDL 程序實現(xiàn)后，其仿真圖如圖 所示。 圖 鑒別鎖存仿真圖 時序仿真分析： RST， STA 為輸入控制信號， A， B， C， D 為輸入信號，表示參與答題的四位選手， START， A1， B1， C1， D1 為輸出信號，表示搶答的輸出結果，如圖 所示：當 A， B， C， D 四個輸入信號，有一個先為 1 時候，表示 首先搶答，則輸出A1 為 1，表示搶答成功，其他信號被屏蔽，為無效信號。 (2)答題計時電路由 VHDL 程序實現(xiàn)后，其仿真圖如圖 所示。 圖 答題計時仿真圖 時序仿真分析： CLK 為輸入時鐘信號， LDN 為輸入信號，表示開始答題，如圖 所示：當選手開始答題的時候， CLK 輸入時鐘脈沖信號，開始記時間，當選手答題完畢后，記時結束，如若在規(guī)定時間內沒完成答題，則表示答題失敗。 (3)計分電路由 VHDL 程序實現(xiàn)后，其仿真圖如 圖 所示 。 《基于 VHDL 的智力競賽搶答器的設計與實現(xiàn) 》 第 12 頁 共 25 頁 圖 計分電路仿真圖 時序仿真分析： RST 為輸入控制信號，用 來復位， ADD 為輸入信號，表示答對一題加分， CHOSE 輸入信號，用來選擇選手， AA2， AA1， AA0， BB2， BB1， BB0 為輸出信號，表示記分的結果，如圖 所示：選擇 A 選手答題，如答對，則輸出 A2 為 1，如答錯，則輸出 A1 為 1，如沒答，則輸出 A0 為 0。 (4)掃描顯示由 VHDL 程序實現(xiàn)后，其仿真圖如 圖 所示 。 圖 掃描顯示電路仿真圖 時序仿真分析： IN4 為輸入信號， OUT 為輸出顯示信號，如圖 示，把輸入信號進行編碼輸出。 《基于 VHDL 的智力競賽搶答器的設計與實現(xiàn) 》 第 13 頁 共 25 頁 5 結 束語 通過 二周 的緊張工作，最后完成了我的設計任務 —— 基于 VHDL 的四路智力競賽搶答器的 設計。通過本次課程設計的學習，我深深的體會到設計課的重要性和目的性所在。本次設計課不僅僅培養(yǎng)了我們實際操作能力，也培養(yǎng)了我們靈活運用課本知識，理論聯(lián)系實際，獨立自主的進行設計的能力。它不僅僅是一個學習新知識新方法的好機會，同時也是對我所學知識的一次綜合的檢驗和復習，使我明白了自己的缺陷所在，從而查漏補缺。希望學校以后多安排一些類似的實踐環(huán)節(jié)，讓同學們學以致用。 在設計中要求我要有耐心和毅力，還要細心，稍有不慎，一個小小的錯 誤就會導致結果的不正確，而對錯誤的檢查要求我要有足夠的耐心，通過這次設計和設計中遇到的問題，也積累了一定的經驗，對以后從事集成電路設計工作會有一定的幫助。 在應用 VHDL 的過程中讓我真正領會到了其并行運行與其他軟件順序執(zhí)行的差別及其在電路設計上的優(yōu)越性。用 VHDL 硬件描述語言的形式來進行數(shù)字系統(tǒng)的設計方便靈活，利用 EDA 軟件進行編譯優(yōu)化仿真極大地減少了 電路 設計時間和可能發(fā)生的錯誤，降低了開發(fā)成本，這種設計 方法必將在未來的數(shù)字系統(tǒng)設計中發(fā)揮越來越重要的作用。 《基于 VHDL 的智力競賽搶答器的設計與實現(xiàn) 》 第 14 頁 共 25 頁 致 謝 在本次課程設計完成的過程中，受到了很多人的幫助。報告的順利完成，要感謝同學們給予的資料幫助，使我學習到很多知識。在這里還要感謝老師，他以嚴謹?shù)慕虒W態(tài)度， 做研究全力以赴的精神，對我課程設計報告的寫作給予悉心指導，提出了許多批評建議，使個人的報告得以如期完成，在此致上最真摯的謝意。 《基于 VHDL 的智力競賽搶答器的設計與實現(xiàn) 》 第 15 頁 共 25 頁 參考文獻 [1]胡丹．基于 VHDL 的智力搶答器的設計．現(xiàn)代機械 [J]． 10026886(2020)03005403． [2]侯伯亨，顧新 ． VHDL 硬件描述語言與數(shù)字邏輯電路設計 ． 西安 ： 西安電子客機大學出版社 ， 2020． [3]宋衛(wèi)海，王明晶．數(shù)字電子技術 [M]．濟南：山東科學技術出版社， 2020． [4]曾繁泰 ,陳美金 .VHDL 程序設計 [M].北京 :清華大學出版社 ,2020 《基于 VHDL 的智力競賽搶答器的設計與實現(xiàn) 》 第 16 頁 共 25 頁 附 錄 （ 1） SCN 模塊的 VHDL 程序： 任一選手按下鍵后，鎖存器完成鎖存，對 其余選 手的請求不做響應，直到主持人按 下復位鍵 LIBRARY IEEE。 USE 。 ENTITY SCN IS PORT( CP:IN STD_LOGIC。 CLR:IN STD_LOGIC。 Q:OUT STD_LOGIC)。 END SCN。 ARCHITECTURE RTL OF SCN IS BEGIN PROCESS(CP,CLR) BEGIN IF CLR=39。039。 THEN 不完整的條件產生鎖存 Q=39。039。 ELSIF CP39。EVENT AND CP=39。039。 THEN Q=39。139。 END IF。 END