【正文】 《基于 VHDL 的智力競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 1 頁(yè) 共 25 頁(yè) 1 引 言 在 日常的業(yè)余活動(dòng)中 ，經(jīng)常會(huì)選擇舉辦一些智力競(jìng)賽，這就需要用到搶答器。 目前市場(chǎng)上已有各種各樣的智力競(jìng)賽搶答器，但絕大多數(shù)是早期設(shè)計(jì)的，以模擬電路、數(shù)字電路或者模擬電路與數(shù)字電路相結(jié)合的產(chǎn)品。這部分搶答器已相當(dāng)成熟 , 但功能越多的電路相對(duì)來(lái)說(shuō)就越復(fù)雜，且成本偏高，故障高，顯示方式簡(jiǎn)單 ( 有的甚至沒(méi)有顯示電路 )，無(wú)法判斷提前搶按按鈕的行為，不便于電路升級(jí)換代。本設(shè)計(jì)就是基于 VHDL設(shè)計(jì)的一個(gè)智力競(jìng)賽搶答器盡量使競(jìng)賽真正達(dá)到公正、公平、公開(kāi)。 設(shè)計(jì)的目的 本次設(shè)計(jì)的目的就是在掌握 EDA實(shí)驗(yàn)開(kāi)發(fā)系 統(tǒng)的初步使用基礎(chǔ)上，了解 EDA技術(shù)，了解并掌握 VHDL 硬件描述語(yǔ)言的設(shè)計(jì)方法和思想，通過(guò)學(xué)習(xí)的 VHDL 語(yǔ)言結(jié)合電子電路的設(shè)計(jì)知識(shí)理論聯(lián)系實(shí)際，掌握所學(xué)的課程知識(shí)，學(xué)習(xí) VHDL 基本單元電路的綜合設(shè)計(jì)應(yīng)用。通過(guò)對(duì)智力競(jìng)賽搶答器的設(shè)計(jì)，鞏固和綜合運(yùn)用所學(xué)課程，理論聯(lián)系實(shí)際，提高設(shè)計(jì)能力，提高分析、解決計(jì)算機(jī)技術(shù)實(shí)際問(wèn)題的獨(dú)立工作能力。 設(shè)計(jì)的內(nèi)容 本文是設(shè)計(jì)的一個(gè)四路智力競(jìng)賽搶答器，利用 VHDL 設(shè)計(jì)搶答器的各個(gè)模塊，并使用 EDA 工具對(duì)各模塊進(jìn)行仿真驗(yàn)證。智力競(jìng)賽 搶答器的設(shè)計(jì) 分為四個(gè)模塊：鑒別鎖存模塊；答題 計(jì)時(shí)模塊；搶答計(jì)分模塊以及掃描顯示模塊。把各個(gè)模塊整合后，通過(guò)電路的輸入輸出對(duì)應(yīng)關(guān)系連接起來(lái)。設(shè)計(jì)成一個(gè)有如下功能的搶答器： （ 1）具有第一搶答信號(hào)的鑒別鎖存功能。在主持人發(fā)出搶答指令后，若有參賽者按搶答器按鈕，則該組指示燈亮，顯示器顯示出搶答者的組別。同時(shí)電路處于自鎖狀態(tài)，使其他組的搶答器按鈕不起作用。 （ 2）具有計(jì)分功能。在初始狀態(tài)時(shí)，主持人可以設(shè)置答題時(shí)間的初始值。在主持人對(duì)搶答組別進(jìn)行確認(rèn)，并給出倒計(jì)時(shí)計(jì)數(shù)開(kāi)始信號(hào)以后，搶答者開(kāi)始回答問(wèn)題。此時(shí)，顯示器從初始值開(kāi)始計(jì)時(shí)，計(jì)至 0 時(shí)停止計(jì)數(shù)。 （ 3）具有 計(jì)分功能。在初始狀態(tài)時(shí)，主持人可以給每組設(shè)置初始分值。第三者組搶答完畢后，由主持人打分，答對(duì)一次加 10 分階段，錯(cuò)則減 10 分。 （ 4）掃描顯示功能。在初始狀態(tài)時(shí)，各組計(jì)分給出一個(gè)固定的值并將它掃描顯示在屏幕上，當(dāng)計(jì)分或者要顯示的數(shù)據(jù)發(fā)生變化時(shí)，再次掃描并顯示出來(lái)。 《基于 VHDL 的智力競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 2 頁(yè) 共 25 頁(yè) 2 EDA、 VHDL 簡(jiǎn)介 20 世紀(jì) 90 年代 ，引起數(shù)字系統(tǒng)設(shè)計(jì)方法發(fā)生突破性變革的技術(shù)是 VHDL。它是一種以 IEEE1076 標(biāo)準(zhǔn)所規(guī)范的硬件描述語(yǔ)言，主要用于從算法級(jí)、寄存器級(jí)到門(mén)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模，已成為電子設(shè)計(jì)自動(dòng)化（ EDA） 的一種重要手段 [1]。 現(xiàn)代數(shù)字兄的設(shè)計(jì)多采用自頂向下的設(shè)計(jì)方法，屬階層設(shè)計(jì) [2]。自頂向下設(shè)計(jì)的各個(gè)階層，可全部用圖形也可全部用 VHDL 語(yǔ)言進(jìn)行描述，還可采用混合方式，即頂層模塊用圖形描述，底層元件用 VHDL 描述。 EDA 的 簡(jiǎn)介 EDA 技術(shù)是在電子 CAD 技術(shù)基礎(chǔ)上發(fā)展起來(lái)的計(jì)算機(jī)軟件系統(tǒng)，是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。利用 EDA 工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開(kāi)始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過(guò)計(jì)算機(jī)完成，并可 以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出 IC 版圖或 PCB 版圖的整個(gè)過(guò)程在計(jì)算機(jī)上自動(dòng)處理完成?，F(xiàn)在對(duì) EDA 的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有 EDA 的應(yīng)用。目前 EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門(mén)廣泛使用。例如在飛機(jī)制造過(guò)程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到 EDA 技術(shù)。本文所指的 EDA 技術(shù)，主要針對(duì)電子電路設(shè)計(jì)、 PCB設(shè)計(jì)和 IC 設(shè)計(jì)。 EDA 設(shè)計(jì)可分為系統(tǒng)級(jí)、電路級(jí)和物理實(shí)現(xiàn)級(jí)。 VHDL 的簡(jiǎn)介 VHDL 的英文全名 是 VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于 1982 年。 1987 年底， VHDL 被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言 。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡(jiǎn)稱(chēng) 87 版 )之后，各 EDA公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口。此后 VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。 1993 年， IEEE 對(duì) VHDL 進(jìn)行了 修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的 10761993 版本，（簡(jiǎn)稱(chēng) 93 版）。現(xiàn)在， VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。有專(zhuān)家認(rèn)為，在新的世紀(jì)中， VHDL 于 Verilog 語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 《基于 VHDL 的智力競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 3 頁(yè) 共 25 頁(yè) VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式和描述風(fēng)格與句法是十分類(lèi)似于一般的 計(jì)算機(jī)高級(jí)語(yǔ)言 [3]。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱(chēng)可是部分 ,及端口 )和內(nèi)部（或稱(chēng)不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL 比其它硬件描述語(yǔ)言相比有以下優(yōu)點(diǎn)： （ 1）與其他的硬件描述語(yǔ)言相比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng) 域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開(kāi)具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 （ 2） VHDL 豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 （ 3） VHDL 語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 （ 4）對(duì)于用 VHDL 完成的一個(gè)確定的設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門(mén)級(jí)網(wǎng)表。 （ 5） VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 《基于 VHDL 的智力競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 4 頁(yè) 共 25 頁(yè) 3 設(shè)計(jì)過(guò)程 設(shè)計(jì)規(guī)劃 因?yàn)樵O(shè)計(jì)的是四路搶答器，所以系統(tǒng)的輸入信號(hào)有：各組的搶答按鈕 A、 B、 C、 D，系統(tǒng)清零信號(hào) CLR，系統(tǒng)時(shí)鐘信號(hào) CLK，計(jì)分復(fù)位端 RST，加分按鈕端 ADD，計(jì)時(shí)預(yù)置控制端 LDN，計(jì)時(shí)使能端 EN，計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕 TA、 TB；系統(tǒng)的輸出信號(hào)有：四個(gè)組搶答成功與否的指 示燈控制信號(hào)輸出口 LEDA、 LEDB、 LEDC、 LEDD，四個(gè)組搶答時(shí)的計(jì)時(shí)數(shù)碼顯示控制信號(hào)若干，搶答成功組別顯示的控制信號(hào)若干，各組計(jì)分動(dòng)態(tài)顯示的控制信號(hào)若干 [4]。 根據(jù)以上的分析，我們可將整個(gè)系統(tǒng)分為四個(gè)主要模塊：鑒別鎖存模塊 ,答題計(jì)時(shí)模塊 ， 計(jì)分電路模塊 ,掃描顯示模塊。總系統(tǒng)框圖如 所示。 圖 系統(tǒng)框圖 各模塊原理及程序 搶答器中各個(gè)模塊由 VHDL 實(shí)現(xiàn)后，利用 EDA 工具對(duì)各模塊進(jìn)行了 時(shí)序仿真（ Timing Simulation），其目的是通過(guò)時(shí)序可以更清楚的了解程序的工作過(guò)程 。 鑒別鎖存模塊的設(shè)計(jì) 鑒別鎖存模塊的關(guān)鍵是準(zhǔn)確判斷出第一搶答者并將其鎖存，實(shí)現(xiàn)的方法可使用觸發(fā)器或鎖存器，在得到第一信號(hào)后將輸入封鎖，使其它組的搶答信號(hào)無(wú)效。形成第 第四組 …… 第一組 掃描顯示 揚(yáng)聲器 組別顯示 主持人復(fù)位 時(shí)間到 搶 答信號(hào) 計(jì) 分 電 路 答 題計(jì) 時(shí)電路 第一信號(hào)輸出 第一信號(hào)鑒別 ,鎖存 加 分 復(fù)位 減分 《基于 VHDL 的智力競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 5 頁(yè) 共 25 頁(yè) 一搶答信號(hào)后，用編碼、譯碼及數(shù)碼顯示電路顯示第一搶答者的組別，控制揚(yáng)聲器發(fā)出音響，并啟動(dòng)答題計(jì)時(shí)電路。本模塊采用 74HC373 芯片，一開(kāi)始，當(dāng)所有開(kāi)關(guān)均未按下時(shí)，鎖存器輸出全為高電平， 經(jīng) 8 輸入與非門(mén)和非門(mén)后的反饋信號(hào)仍為高電平，該信號(hào)作為鎖存器使能端控制信號(hào)，使鎖存器處