【正文】 CHITECTURE RTL OF SCN IS BEGIN PROCESS(CP,CLR) BEGIN IF CLR=39。 Q:OUT STD_LOGIC)。 ENTITY SCN IS PORT( CP:IN STD_LOGIC。 《基于 VHDL 的智力競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 15 頁(yè) 共 25 頁(yè) 參考文獻(xiàn) [1]胡丹．基于 VHDL 的智力搶答器的設(shè)計(jì)．現(xiàn)代機(jī)械 [J]． 10026886(2020)03005403． [2]侯伯亨，顧新 ． VHDL 硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì) ． 西安 ： 西安電子客機(jī)大學(xué)出版社 ， 2020． [3]宋衛(wèi)海，王明晶．?dāng)?shù)字電子技術(shù) [M]．濟(jì)南：山東科學(xué)技術(shù)出版社， 2020． [4]曾繁泰 ,陳美金 .VHDL 程序設(shè)計(jì) [M].北京 :清華大學(xué)出版社 ,2020 《基于 VHDL 的智力競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 16 頁(yè) 共 25 頁(yè) 附 錄 （ 1） SCN 模塊的 VHDL 程序： 任一選手按下鍵后，鎖存器完成鎖存，對(duì) 其余選 手的請(qǐng)求不做響應(yīng)，直到主持人按 下復(fù)位鍵 LIBRARY IEEE。報(bào)告的順利完成，要感謝同學(xué)們給予的資料幫助，使我學(xué)習(xí)到很多知識(shí)。用 VHDL 硬件描述語(yǔ)言的形式來(lái)進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便靈活，利用 EDA 軟件進(jìn)行編譯優(yōu)化仿真極大地減少了 電路 設(shè)計(jì)時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開(kāi)發(fā)成本，這種設(shè)計(jì) 方法必將在未來(lái)的數(shù)字系統(tǒng)設(shè)計(jì)中發(fā)揮越來(lái)越重要的作用。 在設(shè)計(jì)中要求我要有耐心和毅力，還要細(xì)心，稍有不慎，一個(gè)小小的錯(cuò) 誤就會(huì)導(dǎo)致結(jié)果的不正確，而對(duì)錯(cuò)誤的檢查要求我要有足夠的耐心，通過(guò)這次設(shè)計(jì)和設(shè)計(jì)中遇到的問(wèn)題，也積累了一定的經(jīng)驗(yàn)，對(duì)以后從事集成電路設(shè)計(jì)工作會(huì)有一定的幫助。它不僅僅是一個(gè)學(xué)習(xí)新知識(shí)新方法的好機(jī)會(huì)，同時(shí)也是對(duì)我所學(xué)知識(shí)的一次綜合的檢驗(yàn)和復(fù)習(xí)，使我明白了自己的缺陷所在，從而查漏補(bǔ)缺。通過(guò)本次課程設(shè)計(jì)的學(xué)習(xí)，我深深的體會(huì)到設(shè)計(jì)課的重要性和目的性所在。 圖 掃描顯示電路仿真圖 時(shí)序仿真分析： IN4 為輸入信號(hào)， OUT 為輸出顯示信號(hào)，如圖 示，把輸入信號(hào)進(jìn)行編碼輸出。 《基于 VHDL 的智力競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 12 頁(yè) 共 25 頁(yè) 圖 計(jì)分電路仿真圖 時(shí)序仿真分析： RST 為輸入控制信號(hào)，用 來(lái)復(fù)位， ADD 為輸入信號(hào)，表示答對(duì)一題加分， CHOSE 輸入信號(hào)，用來(lái)選擇選手， AA2， AA1， AA0， BB2， BB1， BB0 為輸出信號(hào)，表示記分的結(jié)果，如圖 所示：選擇 A 選手答題，如答對(duì)，則輸出 A2 為 1，如答錯(cuò)，則輸出 A1 為 1，如沒(méi)答，則輸出 A0 為 0。 圖 答題計(jì)時(shí)仿真圖 時(shí)序仿真分析： CLK 為輸入時(shí)鐘信號(hào)， LDN 為輸入信號(hào)，表示開(kāi)始答題，如圖 所示：當(dāng)選手開(kāi)始答題的時(shí)候， CLK 輸入時(shí)鐘脈沖信號(hào)，開(kāi)始記時(shí)間，當(dāng)選手答題完畢后，記時(shí)結(jié)束，如若在規(guī)定時(shí)間內(nèi)沒(méi)完成答題，則表示答題失敗。 圖 鑒別鎖存仿真圖 時(shí)序仿真分析： RST， STA 為輸入控制信號(hào)， A， B， C， D 為輸入信號(hào)，表示參與答題的四位選手， START， A1， B1， C1， D1 為輸出信號(hào)，表示搶答的輸出結(jié)果，如圖 所示：當(dāng) A， B， C， D 四個(gè)輸入信號(hào)，有一個(gè)先為 1 時(shí)候，表示 首先搶答，則輸出A1 為 1，表示搶答成功，其他信號(hào)被屏蔽，為無(wú)效信號(hào)。 end rtl。 end if。 seg=0000000。 seg=JSXS2。 seg=JSXS1。 seg=D1。 seg=C1。 seg=B1。 seg=A1。 seg=ZBXS。) then t:=t+1。event and clk_fresh=39。顯示部分采用動(dòng)態(tài)掃描 4 位 LED 顯示接口電路 , LED 動(dòng)態(tài)顯示是單片機(jī)中應(yīng)用最為廣泛的一種顯示方式 , 其接口電路是把所有顯示器的 8 個(gè)筆劃段 a~dp 同名端并聯(lián)在一起 , 而每一個(gè)顯示器的公共極 COM是各自獨(dú)立地受 I/O 線控制 , CPU 的字段輸出口送出字形碼時(shí) , 所有顯示器由于同名端并連接收到相同的字形碼 , 但究竟哪個(gè)顯示 器亮 , 則取決于 COM端 , 而這一端是由 I/O 控制的 , 所以就可以自行決定何時(shí)顯示哪一位了 , 在輪流點(diǎn)亮掃描過(guò)程中 , 每位顯示器的點(diǎn)亮?xí)r間表是極為短暫的 , 但由于人的視覺(jué)暫留現(xiàn)象及發(fā)光二極管的余輝將就盡管實(shí)際上各位顯示器并非同時(shí)點(diǎn)亮 , 但只要掃描速度足夠快 , 給人的印象就是一組穩(wěn)定的顯示數(shù)據(jù) , 不會(huì)有閃爍感。搶答者和觀眾則通過(guò)顯示屏幕上的分?jǐn)?shù)來(lái)判別競(jìng)賽都之間的成績(jī)。 END ARCHITECTURE ART。 DD1=POINTS_D1。 BB1=POINTS_B1。 END IF。 END IF。 《基于 VHDL 的智力競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 9 頁(yè) 共 25 頁(yè) ELSIF t:=0。139。 ELSIF CHOS=0100 THEN IF POINTS_D1=1001 THEN POINTS_D1:=0000。139。 ELSIF CHOS=0011 THEN IF POINTS_C1=1001 THEN POINTS_C1:=0000。139。 ELSIF CHOS=0010 THEN IF POINTS_B1=1001 THEN POINTS_B1:=0000。139。 IF CHOS=0001 THEN IF POINTS_A1=1001 THEN POINTS_A1:=0000。 then t:=t+1。 ELSIF ADD=39。 POINTS_C1:=0000。 THEN POINTS_A1:=0000。) THEN IF RST=39。EVENT AND clk=39。加法器和減法器電路中的單脈沖分別為加分和減分按鈕，而兩個(gè)電路中的清零電平開(kāi)關(guān)就是復(fù)位按鈕。個(gè)位電路始終顯示為 0 所以將它直接接顯示器的個(gè)位，再把十位的看成個(gè)位加減，依此類(lèi)推。并將分?jǐn)?shù)顯示在計(jì)分屏幕上。 END ARCHITECTURE ART。 QB=TMPB。 END IF。 END IF。 END IF。 IF TMPB=0000 THEN TMPB:=1001。139。 TMPB:=DB。039。139。 ELSIF clock39。 THEN TMPA:=0000。 《基于 VHDL 的智力競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 7 頁(yè) 共 25 頁(yè) BEGIN IF CLR=39。 PROCESS(clock) IS VARIABLE TMPA: STD_LOGIC_VECTOR(3 DOWNTO 0)。 END IF。 END IF。 ELSE DB=DB+39。039。 END IF。 。 ELSE DA=DA+39。039。139。 ELSIF clock39。 THEN DA=0000。 計(jì)時(shí)電路可以由 VHDL 程序來(lái)實(shí)現(xiàn)，以下是一斷計(jì)時(shí)的 VHDL 程序： BEGIN IF CLR=39。本模塊由比較器 C1和 C2，基本 RS 觸發(fā)器和三極管 T1 組成。計(jì)時(shí)器從規(guī)定的時(shí)間倒計(jì)時(shí)，計(jì)時(shí)為零時(shí)計(jì)時(shí)結(jié)束。 END ARCHITECTURE ART。 END IF。 STATES=0000。 D1=39。 C1=39。 B1=39。 ELSE A1=39。139。03