【正文】 END PROCESS。 AA1=POINTS_A1。 END IF。 ELSE POINTS_D1:=POINTS_D1+39。 ELSE POINTS_C1:=POINTS_C1+39。 ELSE POINTS_B1:=POINTS_B1+39。 ELSE POINTS_A1:=POINTS_A1+39。039。 POINTS_B1:=0000。139。 VARIABLE POINTS_D1: STD_LOGIC_VECTOR(3 DOWNTO 0)。 END ENTITY JFQ 。 clk: IN STD_LOGIC。 USE 。 QB=TMPB。 END IF。 《基于 VHDL 的智力競賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 23 頁 共 25 頁 IF TMPB=0000 THEN TMPB:=1001。 TMPB:=DB。139。 THEN TMPA:=0000。 PROCESS(clock) IS VARIABLE TMPA: STD_LOGIC_VECTOR(3 DOWNTO 0)。 END IF。039。 。039。 ELSIF clock39。 PROCESS(TA,TB,CLR,clock) IS BEGIN 《基于 VHDL 的智力競賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 22 頁 共 25 頁 IF CLR=39。 end if。139。)then 上升沿 tempcounter=tempcounter+1。 signal clock:std_logic。 END ENTITY JSQ。 ENTITY JSQ IS PORT(CLR,LDN,EN,CLK: IN STD_LOGIC。 《基于 VHDL 的智力競賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 21 頁 共 25 頁 END ARCHITECTURE ART。 STATES=0000。 C1=39。 ELSE A1=39。039。039。139。139。 D1=39。 B1=39。AND D=39。AND B=39。039。139。139。039。 STATES=W1。 C1=39。) THEN A1=39。AND C=39。 THEN IF (A=39。039。039。 THEN STATES=0000。 CONSTANT W3: STD_LOGIC_VECTOR:=0011。 STATES: OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 《基于 VHDL 的智力競賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 20 頁 共 25 頁 ENTITY QDJB IS PORT(CLR: IN STD_LOGIC。 end process。 elsif t=111 then segcs=00000000。 elsif t=101 then segcs=00000010。 elsif t=011 then segcs=00001000。 elsif t=001 then segcs=00100000。139。 end process。clk_fresh=39。139。event and clk=39。 architecture rtl of seg is signal clk_fresh : std_logic。 JSXS2:in std_logic_vector(6 downto 0)。 C1:in std_logic_vector(6 downto 0)。 USE 。 END ARCHITECTURE ART。8 when 1001 =DOUT7=0010000。4 when 0101 =DOUT7=0010010。0 when 0001 =DOUT7=1111001。 《基于 VHDL 的智力競賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 17 頁 共 25 頁 ENTITY YMQ IS PORT(AIN4: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END RTL。 THEN Q=39。039。 END SCN。 USE 。 《基于 VHDL 的智力競賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 14 頁 共 25 頁 致 謝 在本次課程設(shè)計(jì)完成的過程中，受到了很多人的幫助。希望學(xué)校以后多安排一些類似的實(shí)踐環(huán)節(jié)，讓同學(xué)們學(xué)以致用。 《基于 VHDL 的智力競賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 13 頁 共 25 頁 5 結(jié) 束語 通過 二周 的緊張工作，最后完成了我的設(shè)計(jì)任務(wù) —— 基于 VHDL 的四路智力競賽搶答器的 設(shè)計(jì)。 (3)計(jì)分電路由 VHDL 程序?qū)崿F(xiàn)后，其仿真圖如 圖 所示 。 《基于 VHDL 的智力競賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 11 頁 共 25 頁 4 系統(tǒng)仿真 (1)鑒別鎖存電路由 VHDL 程序?qū)崿F(xiàn)后，其仿真圖如圖 所示。 end if。 elsif t=110 then segcs=00000001。 elsif t=100 then segcs=00000100。 elsif t=010 then segcs=00010000。 if t=000 then segcs=10000000。 掃描顯示電路可以由 VHDL 程序來實(shí)現(xiàn)，以下是一斷掃描顯示的 VHDL 程序： begin if (clk_fresh39。 掃描顯示模塊 的設(shè)計(jì) 此模塊將計(jì)分電路中的計(jì)分結(jié)果通過掃描并顯示出來于屏幕上。 CC1=POINTS_C1。 END IF。 END IF。 END IF。 END IF。 END IF。 IF t=2500000 then t:=0。 POINTS_D1:=0000。039。 計(jì)分電路可以由 VHDL 程序來實(shí)現(xiàn)，以下是一斷計(jì)分的 VHDL 程序： BEGIN IF (clk39。本模塊采用 74LS112 芯片，設(shè)置成兩個(gè)電路一個(gè)加法器和一個(gè)減法器。 END PROCESS。 END IF。 ELSE TMPB:=TMPB1。 ELSIF EN=39。 THEN IF LDN=39。 TMPB:=0000。 VARIABLE TMPB: STD_LOGIC_VECTOR(3 DOWNTO 0)。 END IF。 THEN IF DB=1001 THEN DB=0000。 END IF。 THEN IF DA=1001 THEN DA=0000。event and clock=39。039。答題有無效作憑主持人來判斷。 END PROCESS。039。039。 STATES=W4。 C1=39。) THEN A1=39。AND C=39。 ELSIF (A=39。139。039。039。139。 D1=39。 B1=39。AND D=39。AND B=39。039。039。139。139。139。D1=39。B1=39。039。形成第 第四組 …… 第一組 掃描顯示 揚(yáng)聲器 組別顯示 主持人復(fù)位 時(shí)間到 搶 答信號(hào) 計(jì) 分 電 路 答 題計(jì) 時(shí)電路 第一信號(hào)輸出 第一信號(hào)鑒別 ,鎖存 加 分 復(fù)位 減分