【正文】 《基于 VHDL 的智力競賽搶答器的設(shè)計與實現(xiàn) 》 第 5 頁 共 25 頁 一搶答信號后，用編碼、譯碼及數(shù)碼顯示電路顯示第一搶答者的組別，控制揚聲器發(fā)出音響，并啟動答題計時電路。 根據(jù)以上的分析，我們可將整個系統(tǒng)分為四個主要模塊：鑒別鎖存模塊 ,答題計時模塊 ， 計分電路模塊 ,掃描顯示模塊。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。 VHDL 比其它硬件描述語言相比有以下優(yōu)點： （ 1）與其他的硬件描述語言相比， VHDL 具有更強的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng) 域最佳的硬件描述語言。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風格與句法是十分類似于一般的 計算機高級語言 [3]。 1993 年， IEEE 對 VHDL 進行了 修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標準的 10761993 版本，（簡稱 93 版）。 VHDL 的簡介 VHDL 的英文全名 是 VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于 1982 年。目前 EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學部門廣泛使用。 EDA 的 簡介 EDA 技術(shù)是在電子 CAD 技術(shù)基礎(chǔ)上發(fā)展起來的計算機軟件系統(tǒng)，是指以計算機為工作平臺，融合了應(yīng)用電子技術(shù)、計算機技術(shù)、信息處理及智能化技術(shù)的最新成果，進行電子產(chǎn)品的自動設(shè)計。 《基于 VHDL 的智力競賽搶答器的設(shè)計與實現(xiàn) 》 第 2 頁 共 25 頁 2 EDA、 VHDL 簡介 20 世紀 90 年代 ，引起數(shù)字系統(tǒng)設(shè)計方法發(fā)生突破性變革的技術(shù)是 VHDL。在初始狀態(tài)時，主持人可以給每組設(shè)置初始分值。在初始狀態(tài)時，主持人可以設(shè)置答題時間的初始值。設(shè)計成一個有如下功能的搶答器： （ 1）具有第一搶答信號的鑒別鎖存功能。通過對智力競賽搶答器的設(shè)計，鞏固和綜合運用所學課程，理論聯(lián)系實際，提高設(shè)計能力，提高分析、解決計算機技術(shù)實際問題的獨立工作能力。 目前市場上已有各種各樣的智力競賽搶答器，但絕大多數(shù)是早期設(shè)計的，以模擬電路、數(shù)字電路或者模擬電路與數(shù)字電路相結(jié)合的產(chǎn)品。這部分搶答器已相當成熟 , 但功能越多的電路相對來說就越復雜，且成本偏高，故障高，顯示方式簡單 ( 有的甚至沒有顯示電路 )，無法判斷提前搶按按鈕的行為，不便于電路升級換代。 設(shè)計的內(nèi)容 本文是設(shè)計的一個四路智力競賽搶答器，利用 VHDL 設(shè)計搶答器的各個模塊，并使用 EDA 工具對各模塊進行仿真驗證。在主持人發(fā)出搶答指令后，若有參賽者按搶答器按鈕，則該組指示燈亮，顯示器顯示出搶答者的組別。在主持人對搶答組別進行確認，并給出倒計時計數(shù)開始信號以后，搶答者開始回答問題。第三者組搶答完畢后，由主持人打分，答對一次加 10 分階段，錯則減 10 分。它是一種以 IEEE1076 標準所規(guī)范的硬件描述語言，主要用于從算法級、寄存器級到門級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模，已成為電子設(shè)計自動化（ EDA） 的一種重要手段 [1]。利用 EDA 工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機完成，并可 以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出 IC 版圖或 PCB 版圖的整個過程在計算機上自動處理完成。例如在飛機制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到 EDA 技術(shù)。 1987 年底， VHDL 被 IEEE 和美國國防部確認為標準硬件描述語言 。現(xiàn)在， VHDL 和 Verilog 作為 IEEE 的工業(yè)標準硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。 VHDL 的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。 （ 4）對于用 VHDL 完成的一個確定的設(shè)計，可以利用 EDA 工具進行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表?？傁到y(tǒng)框圖如 所示。本模塊采用 74HC373 芯片，一開始，當所有開關(guān)均未按下時，鎖存器輸出全為高電平， 經(jīng) 8 輸入與非門和非門后的反饋信號仍為高電平，該信號作為鎖存器使能端控制信號，使鎖存器處于等待接 收觸發(fā)輸入狀態(tài)；當任一開關(guān)按下時，輸出信號中必有一路為低電平，則反饋信號變?yōu)榈碗娖?，鎖存器剛剛接收到的開關(guān)被鎖存，這時其它開關(guān)信息的輸入將被封鎖。 THEN STATES=0000。039。039。 THEN IF (A=39。AND C=39。) THEN A1=39。 C1=39。 STATES=W1。039。139。139。039。AND B=39。AND D=39。 B1=39。 D1=39。139。139。039。039。 ELSE A1=39。 C1=39。 STATES=0000。 END ARCHITECTURE ART。本模塊由比較器 C1和 C2，基本 RS 觸發(fā)器和三極管 T1 組成。 THEN DA=0000。139。 ELSE DA=DA+39。 END IF。 ELSE DB=DB+39。 END IF。 《基于 VHDL 的智力競賽搶答器的設(shè)計與實現(xiàn) 》 第 7 頁 共 25 頁 BEGIN IF CLR=39。 ELSIF clock39。039。139。 END IF。 END IF。 END ARCHITECTURE ART。個位電路始終顯示為 0 所以將它直接接顯示器的個位，再把十位的看成個位加減，依此類推。EVENT AND clk=39。 THEN POINTS_A1:=0000。 ELSIF ADD=39。 IF CHOS=0001 THEN IF POINTS_A1=1001 THEN POINTS_A1:=0000。 ELSIF CHOS=0010 THEN IF POINTS_B1=1001 THEN POINTS_B1:=0000。 ELSIF CHOS=0011 THEN IF POINTS_C1=1001 THEN POINTS_C1:=0000。 ELSIF CHOS=0100 THEN IF POINTS_D1=1001 THEN POINTS_D1:=0000。 《基于 VHDL 的智力競賽搶答器的設(shè)計與實現(xiàn) 》 第 9 頁 共 25 頁 ELSIF t:=0。 END IF。 DD1=POINTS_D1。搶答者和觀眾則通過顯示屏幕上的分數(shù)來判別競賽都之間的成績。event and clk_fresh=39。 seg=ZBXS。 seg=B1。 seg=D1。 seg=JSXS2。 end if。 圖 鑒別鎖存仿真圖 時序仿真分析： RST， STA 為輸入控制信號， A， B， C， D 為輸入信號，表示參與答題的四位選手， START， A1， B1， C1， D1 為輸出信號，表示搶答的輸出結(jié)果，如圖 所示：當 A， B， C， D 四個輸入信號，有一個先為 1 時候，表示 首先搶答，則輸出A1 為 1，表示搶答成功，其他信號被屏蔽，為無效信號。 《基于 VHDL 的智力競賽搶答器的設(shè)計與實現(xiàn) 》 第 12 頁 共 25 頁 圖 計分電路仿真圖 時序仿真分析： RST 為輸入控制信號，用 來復位， ADD 為輸入信號，表示答對一題加分， CHOSE 輸入信號，用來選擇選手， AA2， AA1， AA0， BB2， BB1， BB0 為輸出信號，表示記分的結(jié)果，如圖 所示：選擇 A 選手答題，如答對，則輸出 A2 為 1，如答錯，則輸出 A1 為 1，如沒答，則輸出 A0 為 0。通過本次課程設(shè)計的學習，我深深的體會到設(shè)計課的重要性和目的性所在。 在設(shè)計中要求我要有耐心和毅力，還要細心，稍有不慎，一個小小的錯 誤就會導致結(jié)果的不正確，而對錯誤的檢查要求我要有足夠的耐心，通過這次設(shè)計和設(shè)計中遇到的問題，也積累了一定的經(jīng)驗，對以后從事集成電路設(shè)計工作會有一定的幫助。報告的順利完成，要感謝同學們給予的資料幫助