【正文】 也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 根據(jù)以上的分析，我們可將整個(gè)系統(tǒng)分為四個(gè)主要模塊：鑒別鎖存模塊 ,答題計(jì)時(shí)模塊 ， 計(jì)分電路模塊 ,掃描顯示模塊。 圖 系統(tǒng)框圖 各模塊原理及程序 搶答器中各個(gè)模塊由 VHDL 實(shí)現(xiàn)后，利用 EDA 工具對(duì)各模塊進(jìn)行了 時(shí)序仿真（ Timing Simulation），其目的是通過時(shí)序可以更清楚的了解程序的工作過程 。形成第 第四組 …… 第一組 掃描顯示 揚(yáng)聲器 組別顯示 主持人復(fù)位 時(shí)間到 搶 答信號(hào) 計(jì) 分 電 路 答 題計(jì) 時(shí)電路 第一信號(hào)輸出 第一信號(hào)鑒別 ,鎖存 加 分 復(fù)位 減分 《基于 VHDL 的智力競賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 5 頁 共 25 頁 一搶答信號(hào)后，用編碼、譯碼及數(shù)碼顯示電路顯示第一搶答者的組別，控制揚(yáng)聲器發(fā)出音響，并啟動(dòng)答題計(jì)時(shí)電路。由此可見，觸發(fā)鎖存電路具有時(shí)序電路的特征，是實(shí)現(xiàn)搶答器功能的關(guān)鍵。039。 A1=39。B1=39。C1=39。D1=39。 ELSIF CLK39。139。039。139。139。139。139。039。039。039。 ELSIF (A=39。AND B=39。AND C=39。AND D=39。) THEN A1=39。 B1=39。 C1=39。 D1=39。 STATES=W2。139。139。039。139。039。039。139。039。 ELSIF (A=39。AND B=39。AND C=39。AND D=39。) THEN A1=39。 B1=39。 C1=39。 D1=39。 STATES=W4。039。039。039。039。 END IF。 END PROCESS。 答題計(jì)時(shí)模塊 的設(shè)計(jì) 答題計(jì)時(shí)模塊的任務(wù)是當(dāng)主持人啟動(dòng)這個(gè)計(jì)時(shí)開關(guān)時(shí)開始計(jì)時(shí)，如果在規(guī)定的時(shí)間 《基于 VHDL 的智力競賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 6 頁 共 25 頁 內(nèi)答完題則答題有效，如果在規(guī)定的時(shí)間內(nèi)沒有完成，則答題無效。答題有無效作憑主持人來判斷。兩個(gè)比較器的翻轉(zhuǎn)分別由高電平觸發(fā) THR 和低電平觸發(fā) TRI的輸入電壓與比較基準(zhǔn)電壓比較決定，其輸出控制 RS觸發(fā)器和放電 BJT晶體客 T 的狀態(tài)。039。 DB=0000。event and clock=39。 then IF TA=39。 THEN IF DA=1001 THEN DA=0000。139。 END IF。 IF TB=39。 THEN IF DB=1001 THEN DB=0000。139。 END IF。 END PROCESS。 VARIABLE TMPB: STD_LOGIC_VECTOR(3 DOWNTO 0)。039。 TMPB:=0000。EVENT AND clock=39。 THEN IF LDN=39。 THEN TMPA:=DA。 ELSIF EN=39。 THEN IF TMPA=0000 THEN TMPA:=1001。 ELSE TMPB:=TMPB1。 ELSE TMPA:=TMPA1。 END IF。 QA=TMPA。 END PROCESS。 計(jì)分電路模塊 的設(shè)計(jì) 計(jì)分電路模塊是給答題人計(jì)分用的，按照規(guī)定如果主持人判定答題有效則加分，如無效則按照設(shè)定不加分或者扣分。本模塊采用 74LS112 芯片，設(shè)置成兩個(gè)電路一個(gè)加法器和一個(gè)減法器。電路中設(shè)加分，減分和復(fù)位按鈕。 計(jì)分電路可以由 VHDL 程序來實(shí)現(xiàn)，以下是一斷計(jì)分的 VHDL 程序： BEGIN IF (clk39。139。039。 《基于 VHDL 的智力競賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 8 頁 共 25 頁 POINTS_B1:=0000。 POINTS_D1:=0000。039。 IF t=2500000 then t:=0。 ELSE POINTS_A1:=POINTS_A1+39。 END IF。 ELSE POINTS_B1:=POINTS_B1+39。 END IF。 ELSE POINTS_C1:=POINTS_C1+39。 END IF。 ELSE POINTS_D1:=POINTS_D1+39。 END IF。 END IF。 END IF。 AA1=POINTS_A1。 CC1=POINTS_C1。 END PROCESS。 掃描顯示模塊 的設(shè)計(jì) 此模塊將計(jì)分電路中的計(jì)分結(jié)果通過掃描并顯示出來于屏幕上。最終勝負(fù)結(jié)果也是通過這個(gè)分?jǐn)?shù)來判別的。 掃描顯示電路可以由 VHDL 程序來實(shí)現(xiàn)，以下是一斷掃描顯示的 VHDL 程序： begin if (clk_fresh39。139。 if t=000 then segcs=10000000。 《基于 VHDL 的智力競賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 10 頁 共 25 頁 elsif t=001 then segcs=00100000。 elsif t=010 then segcs=00010000。 elsif t=011 then segcs=00001000。 elsif t=100 then segcs=00000100。 elsif t=101 then segcs=00000010。 elsif t=110 then segcs=00000001。 elsif t=111 then segcs=00000000。 end if。 end process。 《基于 VHDL 的智力競賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 11 頁 共 25 頁 4 系統(tǒng)仿真 (1)鑒別鎖存電路由 VHDL 程序?qū)崿F(xiàn)后，其仿真圖如圖 所示。 (2)答題計(jì)時(shí)電路由 VHDL 程序?qū)崿F(xiàn)后，其仿真圖如圖 所示。 (3)計(jì)分電路由 VHDL 程序?qū)崿F(xiàn)后，其仿真圖如 圖 所示 。 (4)掃描顯示由 VHDL 程序?qū)崿F(xiàn)后，其仿真圖如 圖 所示 。 《基于 VHDL 的智力競賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 13 頁 共 25 頁 5 結(jié) 束語 通過 二周 的緊張工作，最后完成了我的設(shè)計(jì)任務(wù) —— 基于 VHDL 的四路智力競賽搶答器的 設(shè)計(jì)。本次設(shè)計(jì)課不僅僅培養(yǎng)了我們實(shí)際操作能力，也培養(yǎng)了我們靈活運(yùn)用課本知識(shí)，理論聯(lián)系實(shí)際，獨(dú)立自主的進(jìn)行設(shè)計(jì)的能力。希望學(xué)校以后多安排一些類似的實(shí)踐環(huán)節(jié)，讓同學(xué)們學(xué)以致用。 在應(yīng)用 VHDL 的過程中讓我真正領(lǐng)會(huì)到了其并行運(yùn)行與其他軟件順序執(zhí)行的差別及其在電路設(shè)計(jì)上的優(yōu)越性。 《基于 VHDL 的智力競賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 14 頁 共 25 頁 致 謝 在本次課程設(shè)計(jì)完成的過程中，受到了很多人的幫助。在這里還要感謝老師，他以嚴(yán)謹(jǐn)?shù)慕虒W(xué)態(tài)度， 做研究全力以赴的精神，對(duì)我課程設(shè)計(jì)報(bào)告的寫作給予悉心指導(dǎo)，提出了許多批評(píng)建議，使個(gè)人的報(bào)告得以如期完成，在此致上最真摯的謝意。 USE 。 CLR:IN STD_LOGIC。 END SCN。039。039。EVENT AND CP=39。 THEN Q=39。 END IF。 END RTL。 USE 。 《基于 VHDL 的智力競賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 17 頁 共