計(jì)算機(jī)組成原理課程設(shè)計(jì)報(bào)告-基于vhdl的彩燈控制器設(shè)計(jì)與實(shí)現(xiàn)-在線(xiàn)瀏覽
2025-01-20 10:06本頁(yè)面
【正文】 anguage and the CPLD chip number system design concept and the realization process. The electronic design automation technology EDA development has brought the revolutionary change for the electronic system design, the EDA software design tool, the hardware description language, programmable logical ponent (PLD) causes the EDA technology the application to move towards the popularization. CPLD is the new programmable logical ponent, uses CPLD to carry on the product development to be possible to carry on the module disposition nimbly, reduced greatly the product development cycle, also is advantageous to the product to the miniaturization, the integrated direction develops. But the VHDL language is one of EDA key technologies, it uses from the top design method, pletes the system the overall design. [Key words] cymometer。 SingleChip Microputer 基于 VHDL的彩燈控制器設(shè)計(jì)與實(shí)現(xiàn) 第 7 頁(yè) 共 22 頁(yè) 1 引言 VHDL（ Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語(yǔ)言）誕生于 1982年，是由美國(guó)國(guó)防部開(kāi)發(fā)的一種快速設(shè)計(jì)電路的工具，目前已經(jīng)成為 IEEE（ The Institute of Electrical and Electronics Engineers）的一種工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用 VHDL對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門(mén)級(jí)邏輯電路的網(wǎng)表，下載到具體的 CPLD器件中去，從而實(shí)現(xiàn)可編程的專(zhuān)用集成電路（ ASIC）的設(shè)計(jì) 。與傳統(tǒng)設(shè)計(jì)方法相比 ,VHDL 描述電路行為的算法有很多優(yōu)點(diǎn) : (1) 設(shè)計(jì)層次較高、用于較復(fù)雜的計(jì)算時(shí) ,能盡早發(fā)現(xiàn)存在的問(wèn)題 ,縮短設(shè)計(jì)周期 。 (3) 可讀性好 ,有利于交流 ,適合于文檔保存 。 (5) VHDL 類(lèi)型眾多而且支持用戶(hù)自定義類(lèi) 型 ,支持自頂而下的設(shè)計(jì)方法和多種電路的設(shè)計(jì)。 用 VHDL 進(jìn)行設(shè)計(jì)，首先應(yīng)該理解， VHDL 語(yǔ)言是一種全方位硬件描述語(yǔ)言，包括系統(tǒng)行為級(jí)，寄存器傳輸級(jí)和邏輯門(mén)級(jí)多個(gè)設(shè)計(jì)層次。整個(gè)系統(tǒng)共 有三個(gè)輸入信號(hào)：控制彩燈節(jié)奏快慢的基準(zhǔn)時(shí)鐘信號(hào)CLK_IN，系統(tǒng)清零信號(hào) CLR，彩燈節(jié)奏快慢選擇開(kāi)關(guān) CHOSE_KEY；共有 16 個(gè)輸出信號(hào) LED[15..0]，分別用于控制十六路彩燈。當(dāng)各個(gè)模塊均完成上述操作之后，即可利 MAXPLLUS2 的原理圖輸入，調(diào)用各個(gè)元器件 (底層文件 )，以原理圖的形式形成最后的十六路彩燈顯示系統(tǒng) (頂層文件 )，并且進(jìn)行仿真。當(dāng)然，可以將各個(gè)模塊所生成的元件符號(hào)存放在元件庫(kù)中，以被其他人或其他的設(shè)計(jì)所重復(fù)調(diào)用，以簡(jiǎn)化后面的設(shè)計(jì)。利用 EDA 工具 ,電子設(shè)計(jì)師從概念、算法、協(xié)議開(kāi)始設(shè)計(jì)電子系統(tǒng) ,從電路設(shè)計(jì)、性能分析直到 IC 版圖或 PCB 版圖生成的全過(guò)程均可在計(jì)算機(jī)上自動(dòng)完成。 作為現(xiàn)代電子系統(tǒng)設(shè)計(jì)的主導(dǎo)技術(shù) ,EDA 具有兩個(gè)明顯特征：即并行工程（ Concurrent Engineering）設(shè)計(jì)和自頂向下（ Topdown）設(shè)計(jì)。 基于 VHDL的彩燈控制器設(shè)計(jì)與實(shí)現(xiàn) 第 9 頁(yè) 共 22 頁(yè) 2 十六路彩燈控制系統(tǒng)的實(shí)現(xiàn) 功能描述 在電路中以 1 代表燈亮 ,以 0 代表燈滅 ,由 0,1 按不同的規(guī)律組合代表不同的燈光圖案 ,同時(shí)使其選擇不同的頻率 ,從而實(shí)現(xiàn)多種圖案多種頻率的花樣功能顯示。下面就以一個(gè)十六路彩燈控制系統(tǒng)的實(shí)現(xiàn)為例進(jìn)行簡(jiǎn)單說(shuō)明。 設(shè)計(jì)原理 用 VHDL 進(jìn)行設(shè)計(jì) ,首先應(yīng)該了解 ,VHDL 語(yǔ)言一種全方位硬件描述語(yǔ)言 ,包括系統(tǒng)行為級(jí) ,寄存?zhèn)鬏敿?jí)和邏輯門(mén)級(jí)多個(gè)設(shè)計(jì)層次。 首先應(yīng)進(jìn)行系統(tǒng)模塊的劃分 ,規(guī)定每一模塊的功能以及各個(gè)模塊之間的接口。四選一控制器從分頻器選擇不同頻 率的時(shí)鐘信號(hào)輸送到彩燈花樣控制器 ,從而達(dá)到控制彩燈閃爍速度的快慢 ,時(shí)間選擇器控制每種速度維持的時(shí)間長(zhǎng)短。 基于 VHDL的彩燈控制器設(shè)計(jì)與實(shí)現(xiàn) 第 10 頁(yè) 共 22 頁(yè) 圖 1 與其它硬件設(shè)計(jì)方法相比，用 VHDL 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的：具有很強(qiáng)的行為描述能力，支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用，可讀性好，易于修改和發(fā)現(xiàn)錯(cuò)誤，可以使用仿真器對(duì) VHDL 源代碼進(jìn)行仿真允許設(shè)計(jì)者不依賴(lài)于器件，容易發(fā)現(xiàn)設(shè)計(jì)中出現(xiàn)的問(wèn)題，以便及時(shí)處理。 3 模塊設(shè)計(jì)及其功能 子模塊及其功能 本次設(shè)計(jì)分為四個(gè)子模塊 ,即十六路彩燈花樣控制器、 四頻率輸出分頻器 ,四選一控制器和時(shí)間選擇器 ,其子模塊及其功能如下 : (1)四頻率輸出分頻器 在本次設(shè)計(jì)中 ,只設(shè)計(jì)了四種花樣 ,要求這四種花樣以不同的頻率顯示 ,而只有一個(gè)輸入的時(shí)鐘信號(hào) ,所以對(duì)所輸入的時(shí)鐘信號(hào)進(jìn)行 2 分頻 ,4 分頻 ,8 分頻 ,16 分頻 ,得到四種頻率信號(hào) ,CLKDIV 模塊
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