【正文】 se_key)is variable temp:std_logic_vector(2 downto 0)。139。 BEGIN PROCESS(CLR,CLK)IS CONSTANT F1:STD_LOGIC_VECTOR(15 DOWNTO 0):=0001000100010001。 CURRENT_STATE=S4。 CHOSE_KEY:IN STD_LOGIC。 endprocess。 基于 VHDL的彩燈控制器設(shè)計(jì)與實(shí)現(xiàn) 第 21 頁 共 22 頁 CLK:OUT STD_LOGIC)。 CURRENT_STATE=S1。 BEGIN IF CLR=39。 end architecture art。 elsif rising_edge(clk_in)then if chose_key=39。它不但能鞏固我們已所學(xué)的電路的理論知識(shí)，而且能提高我們的電子電路的設(shè)計(jì)水平，還能加強(qiáng)我們綜合分析問題和解決問題的能力，進(jìn)一步培養(yǎng)我們的實(shí)驗(yàn)技能和動(dòng)手能力，啟發(fā)我們的創(chuàng)新意識(shí)及創(chuàng)新思維。 (4)彩燈控制器 彩燈控制電路是整個(gè)設(shè)計(jì)的核心 ,它負(fù)責(zé)整個(gè)設(shè)計(jì)的輸出效果即各種彩燈圖案的樣式變化。在該電路中只需簡(jiǎn)單的修改程序就可以靈活地調(diào)整彩燈圖案和變化方式。 (4) VHDL 語言標(biāo)準(zhǔn)、規(guī)范、移植性強(qiáng) 。電子設(shè)計(jì)自動(dòng)化技術(shù)EDA 的發(fā)展給電子系統(tǒng) 的設(shè)計(jì)帶來了革命性的變化， EDA 軟件設(shè)計(jì)工具，硬件描述語言，可編程邏輯器件（ PLD）使得 EDA 技術(shù)的應(yīng)用走向普及。 長(zhǎng)沙理工大學(xué) 《計(jì)算機(jī)組成原理》課程設(shè)計(jì)報(bào)告 學(xué) 院 計(jì)算機(jī)與通信工程 專 業(yè) 網(wǎng)絡(luò)工程 班 級(jí) 網(wǎng)絡(luò)工程 0802 學(xué) 號(hào) ****** 學(xué)生姓名 **** 指導(dǎo)教師 ** 課程成績(jī) 完成日期 2020 年 12 月 31 基于 VHDL的彩燈控制器設(shè)計(jì)與實(shí)現(xiàn) 第 2 頁 共 22 頁 日 課程設(shè)計(jì)任務(wù)書 計(jì)算機(jī)與通信工程 學(xué)院 網(wǎng)絡(luò)工程 專業(yè) 課程名稱 計(jì) 算機(jī)組成原理課程設(shè)計(jì) 時(shí)間 2020～ 2020 學(xué)年第一學(xué)期17～ 18 周 學(xué)生姓名 指導(dǎo)老師 題 目 基于 VHDL 的彩燈控制器設(shè)計(jì)與實(shí)現(xiàn) 主要內(nèi)容： 隨著科技的發(fā)展 , 在現(xiàn)代生活中 , 彩燈作為一種景觀應(yīng)用越來越多。在 MAX+PLUSII 環(huán)境下采用 VHDL 語言實(shí)現(xiàn)，論述 了基于 VHDL 語言和 CPLD 芯片的數(shù)字系統(tǒng)設(shè)計(jì)思想和實(shí)現(xiàn)過程。 (3) 可讀性好 ,有利于交流 ,適合于文檔保存 。 基于 VHDL的彩燈控制器設(shè)計(jì)與實(shí)現(xiàn) 第 9 頁 共 22 頁 2 十六路彩燈控制系統(tǒng)的實(shí)現(xiàn) 功能描述 在電路中以 1 代表燈亮 ,以 0 代表燈滅 ,由 0,1 按不同的規(guī)律組合代表不同的燈光圖案 ,同時(shí)使其選擇不同的頻率 ,從而實(shí)現(xiàn)多種圖案多種頻率的花樣功能顯示。 (3)四選一控制器 四選一控制器功能是從分頻器中選擇不同頻率的時(shí)鐘信號(hào)送給彩燈控制器 ,實(shí)現(xiàn)彩燈閃爍的頻率變化。 計(jì)算機(jī)組成原理設(shè)計(jì)是計(jì)算機(jī)網(wǎng)絡(luò)的基礎(chǔ)課程的一個(gè)非常重要的實(shí)踐環(huán)節(jié)。temp:=000。 clk=cllk。 CONSTANT F6:STD_LOGIC_VECTOR(15 DOWNTO 0):=1101101101100110。 WHEN S6= FLOWER=F6。 CLR:IN STD_LOGIC。 endcolor。 LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。 WHEN S4= FLOWER=F4。 基于 VHDL的彩燈控制器設(shè)計(jì)與實(shí)現(xiàn) 第 18 頁 共 22 頁 CONSTANT F2:STD_LOGIC_VECTOR(15 DOWNTO 0):=1010101010101010。 end if。 begin if clr=39。 經(jīng)檢查沒有錯(cuò)誤后下載成功在開發(fā)板上連線后成功實(shí)現(xiàn)程序開發(fā)板上的燈按照程序依次亮滅。 3 模塊設(shè)計(jì)及其功能 子模塊及其功能 本次設(shè)計(jì)分為四個(gè)子模塊 ,即十六路彩燈花樣控制器、 四頻率輸出分頻器 ,四選一控制器和時(shí)間選擇器 ,其子模塊及其功能如下 : (1)四頻率輸出分頻器 在本次設(shè)計(jì)中 ,只設(shè)計(jì)了四種花樣 ,要求這四種花樣以不同的頻率顯示 ,而只有一個(gè)輸入的時(shí)鐘信號(hào) ,所以對(duì)所輸入的時(shí)鐘信號(hào)進(jìn)行 2 分頻 ,4 分頻 ,8 分頻 ,16 分頻 ,得到四種頻率信號(hào) ,CLKDIV 模塊用來完成此功能。利用 EDA 工具 ,電子設(shè)計(jì)師從概念、算法、協(xié)議開始設(shè)計(jì)電子系統(tǒng) ,從電路設(shè)計(jì)、性能分析直到 IC 版圖或 PCB 版圖生成的全過程均可在計(jì)算機(jī)上自動(dòng)完成。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用 VHDL對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路的網(wǎng)表，下載到具體的 CPLD器件中去，從而實(shí)現(xiàn)可編程的專用集成電路（ ASIC）的設(shè)計(jì) ?，F(xiàn)介紹了以 VHDL 為基礎(chǔ)的十六路彩燈控制系統(tǒng)。 要求： （ 1）通過對(duì)相應(yīng)文獻(xiàn)的收集、分析以及總結(jié)，給出相應(yīng)課題的背景、意義 及現(xiàn)狀研究分析。 彩燈 。應(yīng)充分利用 VHDL“自頂向下”的 基于 VHDL的彩燈控制器設(shè)計(jì)與實(shí)現(xiàn) 第 8 頁 共 22 頁 設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)計(jì)概念，層次概念對(duì)于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非常有用的。應(yīng)充分利用 DL “自頂向下” 的設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)計(jì)概層次概念對(duì)于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非常有用它使得人們可以從簡(jiǎn)單的單元入手 ,逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng) 。 其仿真波形如圖 3 所示 ,模塊符號(hào)如圖 4 所示。 entity sxkz is port(chose_key:in std