【正文】 用來完成此功能。本來這兩個分 頻器是可以在上述的四頻率輸出器中實現(xiàn)的 ,但為了方便地為四選一 基于 VHDL的彩燈控制器設計與實現(xiàn) 第 11 頁 共 22 頁 控制器提供不同的時間選擇條件 ,就將這兩個分頻器獨立開來。 (3)四選一控制器 四選一控制器功能是從分頻器中選擇不同頻率的時鐘信號送給彩燈控制器 ,實現(xiàn)彩燈閃爍的頻率變化。該程序充分地說明了用 VHDL 設計電路的 “彈” 性 ,即 可通過改變程序中輸出變量 Q 的位數(shù)來改變彩燈的數(shù)目。 P2 進程能進行彩燈的圖案控制 ,改變 s 的位數(shù)即可改變要控制圖案的數(shù)目 ,改變輸出變量 Q 的組合即可變幻彩燈圖案。 最后 ,當各個模塊均完成上述操作之后 ,即可利用 MAXPLUS2的原理圖輸入 ,調(diào)用各個元器件 (底層文件 ) ,以原理圖的形式形成最后的十六路彩燈顯示系統(tǒng)(頂層文件 ) ,并且進行仿真。當然 ,可以將各個模塊所生成的元件符號存放在元件庫中 ,用以被其它人或其它的設計所重復調(diào)用 ,以簡化后面的設計。用 VHDL 進行設計，首先應該理解，VHDL 語言是一種全方位硬件描述語言，包括系統(tǒng)行為級，寄存器傳輸級和邏輯門級多個設計層次。 經(jīng)檢查沒有錯誤后下載成功在開發(fā)板上連線后成功實現(xiàn)程序開發(fā)板上的燈按照程序依次亮滅。應充分利用 VHDL“自頂向下”的設計優(yōu)點以及層次化的設計概念，層次概念對于設計復雜的數(shù)字系統(tǒng)是非常有用的，它使得我們可以從簡單的單元入手，逐漸構(gòu)成龐大而復雜的系統(tǒng)。 計算機組成原理設計是計算機網(wǎng)絡的基礎課程的一個非常重要的實踐環(huán)節(jié)。 參考文獻 [1] 羅英偉 1Agent 及基于空間信息的輔助決策 [J]. 計算機輔助計及圖形學學報 ,2020,13 (7) :667671. [2] 亢銳 ,葉青 ,范全義 1基于 Multiagent 技術的 Inter信息挖研究 [J]. 計算機工程 ,2020,27 (2) :107109. [3] CHORAFASDN. Agenttechnologyhandbook [M].NewYork:McGraHill,2020. [4]RaymondKosala,:ASurvey[J].ACMSIGKDD2020,2 (1) :68. [5] AjithAbrahamBussinessIntelligenceFromWebUsageMining[J]. IEEEPress,2020,11 (1) :94107. 基于 VHDL的彩燈控制器設計與實現(xiàn) 第 15 頁 共 22 頁 附 錄 （ 1） 時序控制電路部分 程序如下： library ieee。 use 。 clk_in:in std_logic。 clk:out std_logic)。 architecture art of sxkz is signal cllk:std_logic。 begin if clr=39。then cllk=39。temp:=000。139。 cllk=not cllk。139。 else if temp=111then 基于 VHDL的彩燈控制器設計與實現(xiàn) 第 16 頁 共 22 頁 temp:=000。 else temp:=temp+39。 end if。 end if。 clk=cllk。 基于 VHDL的彩燈控制器設計與實現(xiàn) 第 17 頁 共 22 頁 （ 2）顯示控制電路部分 程序如下： LIBRARY IEEE。 ENTITY XSKZ IS PORT(CLK:IN STD_LOGIC。 LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。 ARCHITECTURE ART OF XSKZ IS TYPE STATE IS(S0,S1,S2,S3,S4,S5,S6)。 SIGNAL FLOWER:STD_LOGIC_VECTOR(15 DOWNTO 0)。 基于 VHDL的彩燈控制器設計與實現(xiàn) 第 18 頁 共 22 頁 CONSTANT F2:STD_LOGIC_VECTOR(15 DOWNTO 0):=1010101010101010。 CONSTANT F4:STD_LOGIC_VECTOR(15 DOWNTO 0):=0100100100100100。 CONSTANT F6:STD_LOGIC_VECTOR(15 DOWNTO 0):=1101101101100110。139。 ELSIF RISING_EDGE(CLK) THEN CASE CURRENT_STATE IS WHEN S0= FLOWER=ZZZZZZZZZZZZZZZZ。 WHEN S1= FLOWER=F1。 WHEN S2= FLOWER=F2。 WHEN S3= FLOWER=F3。 WHEN S4= FLOWER=F4。 WHEN S5= FLOWER=F5。 WHEN S6= FLOWER=F6。 基于 VHDL的彩燈控制器設計與實現(xiàn) 第 19 頁 共 22 頁 END CASE。 END PROCESS。 END ARCHITECTURE ART。 USE 。 CLR:IN STD_LOGIC。 LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。 ARCHITECTURE ART OF CDKZQ IS COMPONENT SXKZ IS PORT(CHOSE_KEY:IN STD_LOGIC。 CLR:IN STD_LOGIC。 END COMPONENT SXKZ。 CLR:IN STD_LOGIC。 END COMPONENT XSKZ。 BEGIN U1:SXKZ PORT MAP(CHOSE_KEY,CLK_IN,CLR,S1)。 END ARCHITECTURE ART。 endcol