計(jì)算機(jī)組成原理課程設(shè)計(jì)報(bào)告-基于vhdl的彩燈控制器設(shè)計(jì)與實(shí)現(xiàn)(編輯修改稿)
2024-12-23 10:06 本頁面
【文章內(nèi)容簡介】 e Institute of Electrical and Electronics Engineers）的一種工業(yè)標(biāo)準(zhǔn)硬件描述語言。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法， VHDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（ Top to Down）和基于庫（ LibraryBased）的設(shè)計(jì)的特點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級用 VHDL對電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯，然后在系統(tǒng)一級進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的 CPLD器件中去，從而實(shí)現(xiàn)可編程的專用集成電路（ ASIC）的設(shè)計(jì) 。 用 VHDL 語言進(jìn) 行數(shù)字邏輯電路和數(shù)字系統(tǒng)的設(shè)計(jì) ,是電子電路設(shè)計(jì)方法上的一次革命性變革。與傳統(tǒng)設(shè)計(jì)方法相比 ,VHDL 描述電路行為的算法有很多優(yōu)點(diǎn) : (1) 設(shè)計(jì)層次較高、用于較復(fù)雜的計(jì)算時 ,能盡早發(fā)現(xiàn)存在的問題 ,縮短設(shè)計(jì)周期 。 (2) 獨(dú)立實(shí)現(xiàn) ,修改方便 ,系統(tǒng)硬件描述能力強(qiáng) 。 (3) 可讀性好 ,有利于交流 ,適合于文檔保存 。 (4) VHDL 語言標(biāo)準(zhǔn)、規(guī)范、移植性強(qiáng) 。 (5) VHDL 類型眾多而且支持用戶自定義類 型 ,支持自頂而下的設(shè)計(jì)方法和多種電路的設(shè)計(jì)。 隨著科學(xué)技術(shù)的發(fā)展以及人民生活水平的提高 ,在現(xiàn)代生活中 , 彩燈作為一種裝飾既可以增強(qiáng)人們的感觀 ,起到廣告宣傳的作用 ,又可以增添節(jié)日氣氛 ,為人們的生活增添亮麗。 用 VHDL 進(jìn)行設(shè)計(jì)，首先應(yīng)該理解， VHDL 語言是一種全方位硬件描述語言，包括系統(tǒng)行為級，寄存器傳輸級和邏輯門級多個設(shè)計(jì)層次。應(yīng)充分利用 VHDL“自頂向下”的 基于 VHDL的彩燈控制器設(shè)計(jì)與實(shí)現(xiàn) 第 8 頁 共 22 頁 設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)計(jì)概念，層次概念對于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非常有用的。整個系統(tǒng)共 有三個輸入信號：控制彩燈節(jié)奏快慢的基準(zhǔn)時鐘信號CLK_IN，系統(tǒng)清零信號 CLR，彩燈節(jié)奏快慢選擇開關(guān) CHOSE_KEY；共有 16 個輸出信號 LED[15..0]，分別用于控制十六路彩燈。據(jù)此，我們可將整個彩燈控制器CDKZQ 分為兩大部分：時序控制電路 SXKZ 和顯示控制電路 XSKZ。當(dāng)各個模塊均完成上述操作之后，即可利 MAXPLLUS2 的原理圖輸入，調(diào)用各個元器件 (底層文件 )，以原理圖的形式形成最后的十六路彩燈顯示系統(tǒng) (頂層文件 )，并且進(jìn)行仿真。仿真通過，即可下載到指定的 CPLD 芯片里面，并進(jìn)行實(shí)際連線，進(jìn)行最 后的硬件測試。當(dāng)然，可以將各個模塊所生成的元件符號存放在元件庫中，以被其他人或其他的設(shè)計(jì)所重復(fù)調(diào)用，以簡化后面的設(shè)計(jì)。 相關(guān)技術(shù)特征 EDA 是電子設(shè)計(jì)領(lǐng)域的一場革命 ,它源于計(jì)算機(jī)輔助設(shè)計(jì)（ CAD， Computer Aided Design）、計(jì)算機(jī)輔助制造（ CAM， Computer Aided Made）、計(jì)算機(jī)輔助測試（ CAT， Computer Aided Test）和計(jì)算機(jī)輔助工程（ CAE， Computer Aided Engineering）。利用 EDA 工具 ,電子設(shè)計(jì)師從概念、算法、協(xié)議開始設(shè)計(jì)電子系統(tǒng) ,從電路設(shè)計(jì)、性能分析直到 IC 版圖或 PCB 版圖生成的全過程均可在計(jì)算機(jī)上自動完成。 EDA 代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向 ,其基本特征是設(shè)計(jì)人員以計(jì)算機(jī)為工具 ,按照自頂向下的設(shè)計(jì)方法 ,對整個系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分 ,由硬件描述語言完成系統(tǒng)行為級設(shè)計(jì) ,利用先進(jìn)的開發(fā)工具自動完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局布線（ PAR， Place And Route）、 仿真及特定目標(biāo)芯片的適配編譯和編程下載 ,這被稱為數(shù)字邏輯電路的高層次設(shè)計(jì)方法。 作為現(xiàn)代電子系統(tǒng)設(shè)計(jì)的主導(dǎo)技術(shù) ,EDA 具有兩個明顯特征：即并行工程（ Concurrent Engineering）設(shè)計(jì)和自頂向下（ Topdown）設(shè)計(jì)。其基本思想是從系統(tǒng)總體要求出發(fā) ,分為行為描述（ Behaviour， Description）、寄存器傳輸級（ RTL， Register Transfer Level）描述、邏輯綜合（ Logic Synthesis）三個層次 ,將設(shè)計(jì)內(nèi)容逐步細(xì)化 ,最后完成整體設(shè)計(jì) ,這是一種全新的設(shè)計(jì) 思想與設(shè)計(jì)理念。 基于 VHDL的彩燈控制器設(shè)計(jì)與實(shí)現(xiàn) 第 9 頁 共 22 頁 2 十六路彩燈控制系統(tǒng)的實(shí)現(xiàn) 功能描述 在電路中以 1 代表燈亮 ,以 0 代表燈滅 ,由 0,1 按不同的規(guī)律組合代表不同的燈光圖案 ,同時使其選擇不同的頻率 ,從而實(shí)現(xiàn)多種圖案多種頻率的花樣功能顯示。在該電路中只需簡單的修改程序就可以靈活地調(diào)整彩燈圖案和變化方式。下面就以一個十六路彩燈控制系統(tǒng)的實(shí)現(xiàn)為例進(jìn)行簡單說明。此十六路彩燈控制系統(tǒng)設(shè)定有六種花樣變化 ,這四種花樣可以進(jìn)行自動切換 ,并且每種花樣可以選擇不同的頻率 。 設(shè)計(jì)原理 用 VHDL 進(jìn)行設(shè)計(jì) ,首先應(yīng)該了解 ,VHDL 語言一種全方位硬件描述語言 ,包括系統(tǒng)行為級 ,寄存?zhèn)鬏敿壓瓦壿嬮T級多個設(shè)計(jì)層次。應(yīng)充分利用 DL “自頂向下” 的設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)計(jì)概層次概念對于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非常有用它使得人們可以從簡單的單元入手 ,逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng) 。 首先應(yīng)進(jìn)行系統(tǒng)模塊的劃分 ,規(guī)定每一模塊的功能以及各個模塊之間的接口。最終設(shè)計(jì)方案為 :以一個十六路彩燈花樣控制器、 一個四頻率輸出分頻器 ,一個四選一控制器和一個時間選擇器總共四部分來完成設(shè)計(jì)。四選一控制器從分頻器選擇不同頻 率的時鐘信號輸送到彩燈花樣控制器 ,從而達(dá)到控制彩燈閃爍速度的快慢 ,時間選擇器控制每種速度維持的時間長短。整個十六路彩燈控制系統(tǒng)設(shè)計(jì)的模塊圖如圖 1 所示。 基于 VHDL的彩燈控制器設(shè)計(jì)與實(shí)現(xiàn) 第 10 頁 共 22 頁 圖 1 與其它硬件設(shè)計(jì)方法相比，用 VHDL 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的：具有很強(qiáng)的行為描述能力，支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用，可讀性好，易于修改和發(fā)現(xiàn)錯誤，可以使用仿真器對 VHDL 源代碼進(jìn)行仿真允許設(shè)計(jì)者不依賴于器件，容易
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