計算機組成原理課程設(shè)計-基于eda和fpga技術(shù)的8位模型計算機的設(shè)計與實現(xiàn)(編輯修改稿)
2024-12-02 02:06 本頁面
【文章內(nèi)容簡介】 1 000 000 100 010000 01 01ED82 0 0 0 0 0 0 0 1 1 110 110 110 000010 02 00C048 0 0 0 0 0 0 0 0 1 100 000 001 001000 03 00E004 0 0 0 0 0 0 0 0 1 110 000 000 000100 04 00B005 0 0 0 0 0 0 0 0 1 011 000 000 000101 05 01A206 0 0 0 0 0 0 0 1 1 010 001 000 000110 06 919A01 1 0 0 1 0 0 0 1 1 001 101 000 000001 07 00E00D 0 0 0 0 0 0 0 0 1 110 000 000 001101 10 001001 0 0 0 0 0 0 0 0 0 001 000 000 000001 11 01ED83 0 0 0 0 0 0 0 1 1 110 110 110 000011 12 01ED87 0 0 0 0 0 0 0 1 1 110 110 110 000111 13 01ED8E 0 0 0 0 0 0 0 1 1 110 110 110 001110 14 01ED96 0 0 0 0 0 0 0 1 1 110 110 110 010110 15 038201 0 0 0 0 0 0 0 1 1 000 001 000 000001 16 00E00F 0 0 0 0 0 0 0 0 1 110 000 000 001111 17 00A015 0 0 0 0 0 0 0 0 1 010 000 000 010101 20 01ED92 0 0 0 0 0 0 0 1 1 110 110 110 010010 21 01ED94 0 0 0 0 0 0 0 1 1 110 110 110 010100 22 01A010 0 0 0 0 0 0 0 1 1 010 000 000 010000 23 018001 0 0 0 0 0 0 0 1 1 000 000 000 000001 24 062020 0 0 0 0 0 1 1 0 0 010 000 000 010001 25 010A01 0 0 0 0 0 0 0 1 0 000 101 000 000001 26 00D181 0 0 0 0 0 0 0 0 1 101 000 110 000001 7 控制臺解釋微程序 為了在實驗臺上用鍵盤輸入程序和數(shù)據(jù)到內(nèi)存，以及通過 液晶屏顯示輸出，設(shè)計了 3個控制臺操作命令，通過安檢 SWA 和 SWB 組合實現(xiàn)，同時根據(jù)微代碼 的設(shè)計可以將控制臺設(shè)計為如下的解釋微程序。 控制臺鍵盤譯碼微程序流程如圖 所示 。 圖 控制臺鍵盤譯碼微程序流程 運行指令流程圖 根據(jù)每條機器指令執(zhí)行的微操作順序，微程序流程圖如下圖： 8 第三章 具體設(shè)計過程 各個主要基本部件設(shè)計 在設(shè)計模型機的主要的順序是從底層開始設(shè)計，逐步向上設(shè)計，最后實現(xiàn)頂層的電路圖的設(shè)計。 算術(shù)邏輯部件 （ ALU） ALU 是計算機的核心部件之一，它能執(zhí)行加法和減法等算術(shù)運算，也能執(zhí)行“與”、“或”等邏輯運算。 ALU 的基本功能根據(jù) 74LS181 的功能用 VHDL 編輯而成的。本次設(shè)計中的運算器功能部件可以對 8 為數(shù)據(jù)進行算術(shù) /邏輯運算，采用 硬件描述語言 VHDL 設(shè)計 。該元件，共有兩個數(shù)據(jù)輸入端 A[7… 0]、 B[7… 0],S[3… 0]控制執(zhí)行 16 種算術(shù) /邏輯運算中的一種， M端控制操作方式的選擇（算術(shù)運算和邏輯運算）， CN 表示進位標志（進位和無進位）。具體設(shè)計如下： LIBRARY IEEE。 USE 。 USE 。 ENTITY ALU181 IS PORT ( S : IN STD_LOGIC_VECTOR(3 DOWNTO 0 )。 A : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 B : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 F : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 COUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 M : IN STD_LOGIC。 CN : IN STD_LOGIC。 CO : OUT STD_LOGIC。 FZ : OUT STD_LOGIC )。 END ALU181。 ARCHITECTURE behav OF ALU181 IS SIGNAL A9 : STD_LOGIC_VECTOR(8 DOWNTO 0)。 SIGNAL B9 : STD_LOGIC_VECTOR(8 DOWNTO 0)。 SIGNAL F9 : STD_LOGIC_VECTOR(8 DOWNTO 0)。 BEGIN A9 = 39。039。 amp。 A 。 B9 = 39。039。 amp。 B 。 PROCESS(M,CN,A9,B9,S) BEGIN CASE S IS WHEN 0000 = IF M=39。039。 THEN F9=A9 + CN 。 ELSE F9=NOT A9。 END IF。 WHEN 0001 = IF M=39。039。 THEN F9=(A9 OR B9) + CN 。 ELSE F9=NOT(A9 OR B9)。 END IF。 WHEN 0010 = IF M=39。039。 THEN F9=(A9 OR (NOT B9))+ CN 。 ELSE 9 F9=(NOT A9) AND B9。 END IF。 WHEN 0011 = IF M=39。039。 THEN F9= 000000000 CN 。 ELSE F9=000000000。 END IF。 WHEN 0100 = IF M=39。039。 THEN F9=A9+(A9 AND NOT B9)+ CN 。 ELSE F9=NOT (A9 AND B9)。
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