【正文】 即從系統(tǒng)總體要求出發(fā)，自上至下地將設計任務分解為不同的功能模塊，最后將各功能模塊連接形成頂層模塊，完成系統(tǒng)硬件的整體設計。 CPLD 是新型的可編程邏輯器件，采用 CPLD 進行產品開發(fā)可以靈活地進行模塊配置，大大縮短了產品開發(fā)周期，也有利于產品向小型化，集成化的方向發(fā)展。 仿真 。 SingleChip Microputer 基于 VHDL的彩燈控制器設計與實現(xiàn) 第 7 頁 共 22 頁 1 引言 VHDL（ Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語言）誕生于 1982年，是由美國國防部開發(fā)的一種快速設計電路的工具，目前已經成為 IEEE（ The Institute of Electrical and Electronics Engineers）的一種工業(yè)標準硬件描述語言。與傳統(tǒng)設計方法相比 ,VHDL 描述電路行為的算法有很多優(yōu)點 : (1) 設計層次較高、用于較復雜的計算時 ,能盡早發(fā)現(xiàn)存在的問題 ,縮短設計周期 。 (5) VHDL 類型眾多而且支持用戶自定義類 型 ,支持自頂而下的設計方法和多種電路的設計。整個系統(tǒng)共 有三個輸入信號：控制彩燈節(jié)奏快慢的基準時鐘信號CLK_IN，系統(tǒng)清零信號 CLR，彩燈節(jié)奏快慢選擇開關 CHOSE_KEY；共有 16 個輸出信號 LED[15..0]，分別用于控制十六路彩燈。當然，可以將各個模塊所生成的元件符號存放在元件庫中，以被其他人或其他的設計所重復調用，以簡化后面的設計。 作為現(xiàn)代電子系統(tǒng)設計的主導技術 ,EDA 具有兩個明顯特征：即并行工程（ Concurrent Engineering）設計和自頂向下（ Topdown）設計。下面就以一個十六路彩燈控制系統(tǒng)的實現(xiàn)為例進行簡單說明。 首先應進行系統(tǒng)模塊的劃分 ,規(guī)定每一模塊的功能以及各個模塊之間的接口。 基于 VHDL的彩燈控制器設計與實現(xiàn) 第 10 頁 共 22 頁 圖 1 與其它硬件設計方法相比，用 VHDL 進行工程設計的優(yōu)點是多方面的：具有很強的行為描述能力，支持大規(guī)模設計的分解和已有設計的再利用，可讀性好，易于修改和發(fā)現(xiàn)錯誤，可以使用仿真器對 VHDL 源代碼進行仿真允許設計者不依賴于器件，容易發(fā)現(xiàn)設計中出現(xiàn)的問題，以便及時處理。本來這兩個分 頻器是可以在上述的四頻率輸出器中實現(xiàn)的 ,但為了方便地為四選一 基于 VHDL的彩燈控制器設計與實現(xiàn) 第 11 頁 共 22 頁 控制器提供不同的時間選擇條件 ,就將這兩個分頻器獨立開來。該程序充分地說明了用 VHDL 設計電路的 “彈” 性 ,即 可通過改變程序中輸出變量 Q 的位數(shù)來改變彩燈的數(shù)目。 最后 ,當各個模塊均完成上述操作之后 ,即可利用 MAXPLUS2的原理圖輸入 ,調用各個元器件 (底層文件 ) ,以原理圖的形式形成最后的十六路彩燈顯示系統(tǒng)(頂層文件 ) ,并且進行仿真。用 VHDL 進行設計，首先應該理解，VHDL 語言是一種全方位硬件描述語言，包括系統(tǒng)行為級，寄存器傳輸級和邏輯門級多個設計層次。應充分利用 VHDL“自頂向下”的設計優(yōu)點以及層次化的設計概念，層次概念對于設計復雜的數(shù)字系統(tǒng)是非常有用的，它使得我們可以從簡單的單元入手，逐漸構成龐大而復雜的系統(tǒng)。 參考文獻 [1] 羅英偉 1Agent 及基于空間信息的輔助決策 [J]. 計算機輔助計及圖形學學報 ,2020,13 (7) :667671. [2] 亢銳 ,葉青 ,范全義 1基于 Multiagent 技術的 Inter信息挖研究 [J]. 計算機工程 ,2020,27 (2) :107109. [3] CHORAFASDN. Agenttechnologyhandbook [M].NewYork:McGraHill,2020. [4]RaymondKosala,:ASurvey[J].ACMSIGKDD2020,2 (1) :68. [5] AjithAbrahamBussinessIntelligenceFromWebUsageMining[J]. IEEEPress,2020,11 (1) :94107. 基于 VHDL的彩燈控制器設計與實現(xiàn) 第 15 頁 共 22 頁 附 錄 （ 1） 時序控制電路部分 程序如下： library ieee。 clk_in:in std_logic。 architecture art of sxkz is signal cllk:std_logic。then cllk=39。139。139。 else temp:=temp+39。 end if。 基于 VHDL的彩燈控制器設計與實現(xiàn) 第 17 頁 共 22 頁 （ 2）顯示控制電路部分 程序如下： LIBRARY IEEE。 LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。 SIGNAL FLOWER:STD_LOGIC_VECTOR(15 DOWNTO 0)。 CONSTANT F4:STD_LOGIC_VECTOR(15 DOWNTO 0):=0100100100100100。139。 WHEN S1= FLOWER=F1。 WHEN S3= FLOWER=F3。 WHEN S5= FLOWER=F5。 基于 VHDL的彩燈控制器設計與實現(xiàn) 第 19 頁 共 22 頁 END CASE。 END ARCHITECTURE ART。 CLR:IN STD_LOGIC。 ARCHITECTURE ART OF CDKZQ IS COMPONENT SXKZ IS PORT(CHOSE_KEY:IN STD_LOGIC。 END COMPONENT SXKZ。 END COMPONENT XSKZ。 END ARCHITECTURE A