計(jì)算機(jī)組成原理課程設(shè)計(jì)報(bào)告-基于vhdl的彩燈控制器設(shè)計(jì)與實(shí)現(xiàn)(參考版)
2024-11-21 10:06本頁(yè)面
【正文】 基于 VHDL的彩燈控制器設(shè)計(jì)與實(shí)現(xiàn) 第 22 頁(yè) 共 22 頁(yè) 。 endprocess。 U2:XSKZ PORT MAP(S1,CLR,LED)。 SIGNAL S1:STD_LOGIC。 LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。 COMPONENT XSKZ IS PORT(CLK:IN STD_LOGIC。 基于 VHDL的彩燈控制器設(shè)計(jì)與實(shí)現(xiàn) 第 21 頁(yè) 共 22 頁(yè) CLK:OUT STD_LOGIC)。 CLK_IN:IN STD_LOGIC。 END ENTITY CDKZQ。 CHOSE_KEY:IN STD_LOGIC。 ENTITY CDKZQ IS PORT(CLK_IN:IN STD_LOGIC。 基于 VHDL的彩燈控制器設(shè)計(jì)與實(shí)現(xiàn) 第 20 頁(yè) 共 22 頁(yè) （ 3）整個(gè)電路系統(tǒng)部分 程序如下： LIBRARY IEEE。 LED=FLOWER。 END IF。 CURRENT_STATE=S1。 CURRENT_STATE=S6。 CURRENT_STATE=S5。 CURRENT_STATE=S4。 CURRENT_STATE=S3。 CURRENT_STATE=S2。 CURRENT_STATE=S1。 THEN CURRENT_STATE=S0。 BEGIN IF CLR=39。 CONSTANT F5:STD_LOGIC_VECTOR(15 DOWNTO 0):=1001010010100101。 CONSTANT F3:STD_LOGIC_VECTOR(15 DOWNTO 0):=0011001100110011。 BEGIN PROCESS(CLR,CLK)IS CONSTANT F1:STD_LOGIC_VECTOR(15 DOWNTO 0):=0001000100010001。 SIGNAL CURRENT_STATE:STATE。 END ENTITY XSKZ。 CLR:IN STD_LOGIC。 USE 。 end architecture art。 end process。 end if。139。 cllk=not cllk。 end if。 else temp:=temp+39。then if temp=011then temp:=000。 elsif rising_edge(clk_in)then if chose_key=39。039。139。 begin process(clk_in,clr,chose_key)is variable temp:std_logic_vector(2 downto 0)。 end entity sxkz。 clr:in std_logic。 entity sxkz is port(chose_key:in std_logic。 use 。它不但能鞏固我們已所學(xué)的電路的理論知識(shí)，而且能提高我們的電子電路的設(shè)計(jì)水平，還能加強(qiáng)我們綜合分析問(wèn)題和解決問(wèn)題的能力，進(jìn)一步培養(yǎng)我們的實(shí)驗(yàn)技能和動(dòng)手能力，啟發(fā)我們的創(chuàng)新意識(shí)及創(chuàng)新思維。通過(guò)使用 EDA 編程既方便有快捷的實(shí)現(xiàn)了程序本次設(shè)計(jì)的程序已經(jīng)在硬件系統(tǒng)上得到了驗(yàn)證 ,實(shí)驗(yàn)表明 ,此設(shè)計(jì)方法能夠滿足 多種不同花樣彩燈的變化要求 ,并且該方法便于擴(kuò)展不同變化模式的彩燈花樣。下載與測(cè)試是本次課設(shè)最后也是最重要的因?yàn)榍懊娉绦虻恼_為下載和測(cè)試做好了準(zhǔn)備并使得可以順利的進(jìn)行達(dá)到課設(shè)的預(yù)期效果和目的 5 結(jié)論 基于 VHDL的彩燈控制器設(shè)計(jì)與實(shí)現(xiàn) 第 14 頁(yè) 共 22 頁(yè) 用 VHDL 進(jìn)行設(shè)計(jì)，首先應(yīng)該理解， VHDL 語(yǔ)言是一種全方位硬件描述語(yǔ)言，包括系統(tǒng)行為級(jí)，寄存器傳輸級(jí)和邏輯門(mén)級(jí)多個(gè)設(shè)計(jì)層次。應(yīng)充分利用 VHDL“自頂 向下”的設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)計(jì)概念，層次概念對(duì)于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非常有用的，它使得我們可以從簡(jiǎn) 基于 VHDL的彩燈控制器設(shè)計(jì)與實(shí)現(xiàn) 第 13 頁(yè) 共 22 頁(yè) 單的單元入手，逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng) 4 程序下載與實(shí)現(xiàn) 下載 以上的仿真正確無(wú)誤，則可以將設(shè)計(jì)編程下載到選定的目標(biāo)器件中做進(jìn)一步的硬件測(cè)試，以便最終了解設(shè)計(jì)的正確性。 基于 VHDL的彩燈控制器設(shè)計(jì)與實(shí)現(xiàn) 第 12 頁(yè) 共 22 頁(yè) 圖 3 主控制器輸出波形 圖 4 塊符號(hào) 模塊的設(shè)計(jì)使得程序得以實(shí)現(xiàn)，對(duì)于程序的理解和對(duì)模塊的設(shè)計(jì)緊密的聯(lián)系起來(lái)利用 EDA 技術(shù)方便快捷的實(shí)現(xiàn)了設(shè)計(jì)。仿 真通過(guò) ,即可下載到指定的 CPLD 芯片里面 ,并進(jìn)行實(shí)際連線 ,進(jìn)行最后的硬件測(cè)試。 其仿真波形如圖 3 所示 ,模塊符號(hào)如圖 4 所示。其中 ,P1 進(jìn)程對(duì)燈閃的速度控制有兩種方式可改變燈閃的速度 :一是改變外部時(shí)鐘的賦值 ,二是改變信號(hào)U 的位數(shù)。 (4)彩燈控制器 彩燈控制電路是整個(gè)設(shè)計(jì)的核心 ,它負(fù)責(zé)整個(gè)設(shè)計(jì)的輸出效果即各種彩燈圖案的樣式變化。這兩個(gè)輸出的時(shí)鐘信號(hào)組合起來(lái)就可以為四選一控制器提供 00,01,10,11 四個(gè)時(shí)間選擇條件 ,如 下圖 2 所示。 (2)時(shí)間選擇器 時(shí)間選擇器實(shí)際上是兩個(gè)分頻器 ,其中一個(gè)頻率是另一個(gè)頻率的兩倍。實(shí)現(xiàn)了設(shè)計(jì)與工藝無(wú)關(guān)，可移植性好，上市時(shí)間快，成本低， ASIC 移植等優(yōu)點(diǎn)。整個(gè)十六路彩燈控制系統(tǒng)設(shè)計(jì)的模塊圖如圖 1 所示。最終設(shè)計(jì)方案為 :以一個(gè)十六路彩燈花樣控制器、 一個(gè)四頻率輸出分頻器 ,一個(gè)四選一控制器和一個(gè)時(shí)間選擇器總共四部分來(lái)完成設(shè)計(jì)。應(yīng)充分利用 DL “自頂向下” 的設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)計(jì)概層次概念對(duì)于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非常有用它使得人們可以從簡(jiǎn)單的單元入手 ,逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng) 。此十六路彩燈控制系統(tǒng)設(shè)定有六種花樣變化 ,這四種花樣可以進(jìn)行自動(dòng)切換 ,并且每種花樣可以選擇不同的頻率 。在該電路中只需簡(jiǎn)單的修改程序就可以靈
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