計算機組成原理課程設(shè)計(參考版)
2025-01-16 17:55本頁面
【正文】 【參考文獻（資料）】[1] ：機械工業(yè)出版社，2011.[2]劉福奇。 在這次實踐中我增長了知識，在解決問題的途中學(xué)會了自我尋找問題的答案。遇到問題并解決問題是一件很愉快的事情。【心得體會】 通過這次課程設(shè)計，我學(xué)習(xí)了VHDL進行FPGA/CPLD設(shè)計的基本步驟和方法，可以熟練的掌握xilinx設(shè)計程序的使用和modelsim模擬器的模擬方法。輸出結(jié)果為：cya1=0，cyb1=0 圖112. 級RTL邏輯電路 圖12（二）硬件測試功能仿真仿真過程如下：l 在sources窗口處右擊，加入新的源文件l ：選Test Bench Waveform，并輸入文件名 test_74ls l 初始化時鐘周期及相關(guān)參數(shù)→finashl 右側(cè)會出現(xiàn) .tbw文件窗口，設(shè)置輸入引腳的值，存盤l 左側(cè)sources窗口選擇“behavioral simulation”,下面processes窗口會自動 出現(xiàn)Modelsim Simulatorl 雙擊其中的“Simulate behavioral model”會自動調(diào)用“Modelsim ”進行仿真，觀察波形窗口，觀察是否正確A=11,B=00,輸出：y1=1110，y2=0111 圖13A=01，B=10，輸出：y1=1011，y2=1101 圖14RTL級邏輯電路 圖15【總結(jié)】 在模擬機的設(shè)計中，周期a，b同時為1時，也就是當(dāng)指令同時為2個周期和4個周期時，輸出應(yīng)為EOF,，我并沒有解決這個問題。end Behavioral。 END CASE。 WHEN 11 = Y2 =1110。 WHEN 01 = Y2 =1011。 END PROCESS。 WHEN OTHERS = Y1 =1111。 WHEN 10 = Y1 =1101。architecture Behavioral of yjy isbegin P1:PROCESS(A) BEGIN CASE A IS WHEN 00 = Y1 =0111。 Y2 : out STD_LOGIC_VECTOR (3 downto 0))。 B : in STD_LOGIC_VECTOR (1 downto 0)。use 。use 。use 。end Behavioral。 END IF。 END IF。 cyb1=39。) THEN cya1=39。 AND CYB =39。 IF(CYA=39。139。139。039。139。 END IF。 cyb1=39。) THEN cya1=39。 AND CYB =39。 IF(CYA=39。139。039。039。039。139。 END IF。039。039。139。139。
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