計(jì)算機(jī)組成原理課程設(shè)計(jì)基于vhdl的智力競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn)-資料下載頁(yè)
2024-11-14 10:53本頁(yè)面
【導(dǎo)讀】在日常的業(yè)余活動(dòng)中，經(jīng)常會(huì)選擇舉辦一些智力競(jìng)賽，這就需要用到搶答器。這部分搶答器已相當(dāng)成熟,但功能越多的。電路相對(duì)來(lái)說(shuō)就越復(fù)雜，且成本偏高，故障高，顯示方式簡(jiǎn)單，無(wú)法判斷提前搶按按鈕的行為，不便于電路升級(jí)換代。本設(shè)計(jì)就是基于VHDL設(shè)計(jì)的一。個(gè)智力競(jìng)賽搶答器盡量使競(jìng)賽真正達(dá)到公正、公平、公開(kāi)。本次設(shè)計(jì)的目的就是在掌握EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的初步使用基礎(chǔ)上，了解EDA技術(shù)，通過(guò)對(duì)智力競(jìng)賽搶答器的設(shè)計(jì)，鞏固和綜合運(yùn)用所學(xué)課程，理論聯(lián)系實(shí)際，用EDA工具對(duì)各模塊進(jìn)行仿真驗(yàn)證。在主持人發(fā)出搶答指令后，若有參賽者。按搶答器按鈕，則該組指示燈亮，顯示器顯示出搶答者的組別。同時(shí)電路處于自鎖狀態(tài)，人對(duì)搶答組別進(jìn)行確認(rèn)，并給出倒計(jì)時(shí)計(jì)數(shù)開(kāi)始信號(hào)以后，搶答者開(kāi)始回答問(wèn)題。搶答完畢后，由主持人打分，答對(duì)一次加10分階段，錯(cuò)則減10分。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科。置控制端LDN，計(jì)時(shí)使能端EN，
【正文】 （ 5）定時(shí)模塊的 VHDL 程序： LIBRARY IEEE。 USE 。 USE 。 ENTITY JSQ IS PORT(CLR,LDN,EN,CLK: IN STD_LOGIC。 TA,TB: IN STD_LOGIC。 QA: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 QB: OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END ENTITY JSQ。 ARCHITECTURE ART OF JSQ IS SIGNAL DA: STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL DB: STD_LOGIC_VECTOR(3 DOWNTO 0)。 signal tempcounter: integer range 0 to 5000000。 signal clock:std_logic。 BEGIN process(clk) begin if(clk39。event and clk=39。139。)then 上升沿 tempcounter=tempcounter+1。 if tempcounter2500000 then clock=39。039。 elsif tempcounter5000000 then clock=39。139。 else tempcounter=0。clock=39。139。 end if。 end if。 end if。 end process。 PROCESS(TA,TB,CLR,clock) IS BEGIN 《基于 VHDL 的智力競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 22 頁(yè) 共 25 頁(yè) IF CLR=39。039。 THEN DA=0000。 DB=0000。 ELSIF clock39。event and clock=39。139。 then IF TA=39。039。 THEN IF DA=1001 THEN DA=0000。 ELSE DA=DA+39。139。 。 END IF。 END IF。 IF TB=39。039。 THEN IF DB=1001 THEN DB=0000。 ELSE DB=DB+39。139。 END IF。 END IF。 END IF。 END PROCESS。 PROCESS(clock) IS VARIABLE TMPA: STD_LOGIC_VECTOR(3 DOWNTO 0)。 VARIABLE TMPB: STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN IF CLR=39。039。 THEN TMPA:=0000。 TMPB:=0000。 ELSIF clock39。EVENT AND clock=39。139。 THEN IF LDN=39。039。 THEN TMPA:=DA。 TMPB:=DB。 ELSIF EN=39。139。 THEN IF TMPA=0000 THEN TMPA:=1001。 《基于 VHDL 的智力競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 23 頁(yè) 共 25 頁(yè) IF TMPB=0000 THEN TMPB:=1001。 ELSE TMPB:=TMPB1。 END IF。 ELSE TMPA:=TMPA1。 END IF。 END IF。 END IF。 QA=TMPA。 QB=TMPB。 END PROCESS。 END ARCHITECTURE ART。 （ 6）倒計(jì)時(shí)計(jì)數(shù)模塊 JFQ 的 VHDL 程序： LIBRARY IEEE。 USE 。 USE 。 ENTITY JFQ IS PORT(RST: IN STD_LOGIC。 ADD: IN STD_LOGIC。 clk: IN STD_LOGIC。 CHOS: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 AA1,BB1: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CC1,DD1: OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END ENTITY JFQ 。 ARCHITECTURE ART OF JFQ IS BEGIN PROCESS(RST,ADD,CHOS,clk) IS VARIABLE POINTS_A1: STD_LOGIC_VECTOR(3 DOWNTO 0)。 VARIABLE POINTS_B1: STD_LOGIC_VECTOR(3 DOWNTO 0)。 VARIABLE POINTS_C1: STD_LOGIC_VECTOR(3 DOWNTO 0)。 VARIABLE POINTS_D1: STD_LOGIC_VECTOR(3 DOWNTO 0)。 VARIABLE t:integer range 0 to 2500000。 《基于 VHDL 的智力競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 24 頁(yè) 共 25 頁(yè) BEGIN IF (clk39。EVENT AND clk=39。139。) THEN IF RST=39。039。 THEN POINTS_A1:=0000。 POINTS_B1:=0000。 POINTS_C1:=0000。 POINTS_D1:=0000。 ELSIF ADD=39。039。 then t:=t+1。 IF t=2500000 then t:=0。 IF CHOS=0001 THEN IF POINTS_A1=1001 THEN POINTS_A1:=0000。 ELSE POINTS_A1:=POINTS_A1+39。139。 END IF。 ELSIF CHOS=0010 THEN IF POINTS_B1=1001 THEN POINTS_B1:=0000。 ELSE POINTS_B1:=POINTS_B1+39。139。 END IF。 ELSIF CHOS=0011 THEN IF POINTS_C1=1001 THEN POINTS_C1:=0000。 ELSE POINTS_C1:=POINTS_C1+39。139。 END IF。 ELSIF CHOS=0100 THEN IF POINTS_D1=1001 THEN 《基于 VHDL 的智力競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 25 頁(yè) 共 25 頁(yè) POINTS_D1:=0000。 ELSE POINTS_D1:=POINTS_D1+39。139。 END IF。 else t:=0。 END IF。 END IF。 END IF。 END IF。 AA1=POINTS_A1。 BB1=POINTS_B1。 CC1=POINTS_C1。 DD1=POINTS_D1。 END PROCESS。 END ARCHITECTURE ART。
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