【正文】 HDL 的簡介 VHDL 的英文全名是 VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于 1982 年。自 IEEE 公布了 VHDL 的標準版本，IEEE1076（簡稱 87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和 VHDL 接口。 1993 年， IEEE 對VHDL 進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標準的 10761993 版本，（簡稱 93 版）。有專家認為，在新的世紀中， VHDL 于 Verilog 語言將承擔起大部分的數(shù)字系統(tǒng)設(shè)計任務。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。VHDL 比其它硬件描述語言相比有以下優(yōu)點： （ 1）與其他的硬件描述語言相比， VHDL 具有更強的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。 （ 2） VHDL 豐富的仿真語句和庫函數(shù)，使得在任何 大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬。符合市場需求的大規(guī)模系統(tǒng)高效， 高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。 （ 5） VHDL 對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標器件是什么，而進行獨立的設(shè)計。 （一）功能強大 VHDL 具有功能強大的語言結(jié)構(gòu)。并且具有多層次的設(shè)計描述功能，支持設(shè)計庫和可重復使用的元件生成。 （二）可移植性 VHDL 語言是一個標準語言，其設(shè)計描述可以為不同的 EDA 工具支持。此外，通過更換庫再重新綜合很容易 移植為 ASIC 設(shè)計。設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計實現(xiàn)的目標器件是什么，而進行獨立的設(shè)計。 （四）可操作性 由于 VHDL 具有類屬描述語句和子程序調(diào)用等功能，對于已完成的設(shè)計，在不改變源程序的條件下，只需改變端口類屬參量或函數(shù)，就能輕易地改變設(shè)計的規(guī)模和結(jié)構(gòu)。 使其在任何大系統(tǒng)的設(shè)計中，隨時可對設(shè)計進行仿真模擬。 11 3 設(shè)計規(guī)劃過程 智力競賽搶答器的組成原理 因為設(shè)計的是四路搶答器，所以 系統(tǒng)的輸入信號有：各組的搶答按鈕 A、 B、C、 D，系統(tǒng)清零信號 CLR，系統(tǒng)時鐘信號 CLK，計分復位端 RST，加分按鈕端ADD，計時預置控制端 LDN，計時使能端 EN，計時預置數(shù)據(jù)調(diào)整按鈕 TA、 TB；系統(tǒng)的輸出信號有：四個組搶答成功與否的指示燈控制信號輸出口 LEDA、LEDB、 LEDC、 LEDD，四個組搶答時的計時數(shù)碼顯示控制信號若干，搶答成功組別顯示的控制信號若干，各組計分動態(tài)顯示的控制信號若干?？傁到y(tǒng)框圖如 所示。 鑒別鎖存模塊的設(shè)計 鑒別鎖存 模塊的關(guān)鍵是準確判斷出第一搶答者并將其鎖存，實現(xiàn)的方法可使用觸發(fā)器或鎖存器，在得到第一信號后將輸入封鎖，使其它組的搶答信號無效。 本模塊采用 74HC373芯片，一開始，當所有開關(guān)均未按下時，鎖存器輸出全為高電平，經(jīng)８輸入與非門和非門后的反饋信號仍為高電平，該信號作為鎖存器使能端控制信號，使鎖存器處于等待接收觸發(fā)輸入狀態(tài)；當任一開 關(guān)按下時，輸出信號中必有一路為低電平，則反饋信號變?yōu)榈碗娖?，鎖存器剛剛接收到的開關(guān)被鎖存，這時其它開關(guān)信息的輸入將被封鎖。 鑒別鎖存電路可以由 VHDL程序來實現(xiàn)，以下是一斷鑒別鎖存的 VHDL程序： BEGIN PROCESS(CLK) IS BEGIN IF CLR=39。 THEN STATES=0000。039。039。039。039。EVENT AND CLK=39。 THEN IF (A=39。AND B=39。AND C=39。AND D=39。) THEN A1=39。 B1=39。 C1=39。 D1=39。 STATES=W1。139。039。139。139。039。139。039。039。 ELSIF (A=39。AND B=39。AND C=39。AND D=39。) THEN A1=39。 B1=39。 C1=39。 D1=39。 STATES=W3。139。139。139。039。039。039。039。139。 ELSE A1=39。 B1=39。 C1=39。 D1=39。 STATES=0000。 END IF。 END ARCHITECTURE ART。 圖 鑒別鎖存仿真圖 時序仿真分析： RST， STA 為輸入控制信號， A， B， C， D 為輸入信號，表示參與答題的四位選手， START， A1， B1， C1， D1 為輸出信號，表示搶答的輸出結(jié)果，如圖 所示：當 A， B， C， D 四個 輸入信號，有一個先為 1 時候，表示 14 首先搶答，則輸出 A1 為 1，表示搶答成功，其他信號被屏蔽，為無效信號。計時器從規(guī)定的時間倒計時，計時為零時計時結(jié)束。本模塊由比較器 C1 和 C2，基本 RS 觸發(fā)器和三極管 T1 組成。 計時電路可以由 VHDL 程序來實現(xiàn)，以下是一斷計時的 VHDL 程序： BEGIN IF CLR=39。 THEN DA=0000。 ELSIF clock39。139。039。 ELSE DA=DA+39。 。 END IF。039。 ELSE DB=DB+39。 END IF。 END IF。 PROCESS(clock) IS VARIABLE TMPA: STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN IF CLR=39。 THEN TMPA:=0000。 ELSIF clock39。139。039。 TMPB:=DB。139。 IF TMPB=0000 THEN TMPB:=1001。 END IF。 END IF。 16 END IF。 QB=TMPB。 END ARCHITECTURE ART。 圖 答題計時仿真圖 時序仿真分析： CLK 為輸入時鐘信號， LDN 為輸入信號，表示開始答題，如圖 所示：當選手開始答題的時候， CLK 輸入時鐘脈沖信號，開始記時間，當選手答題完畢后，記時結(jié)束，如若在規(guī)定時間內(nèi)沒完成答題，則表示答題失敗。并將分數(shù)顯示在計分屏幕上。個位電路始終顯示為 0 所以將它直接接顯示器的個位，再把十位的看成個位加減，依此類推。加法器和減法器電路中的單脈沖分別為加分和減分按鈕，而兩個電路中的清零電平開關(guān)就是復位按鈕。EVENT AND clk=39。) THEN IF RST=39。 THEN POINTS_A1:=0000。 POINTS_C1:=0000。 ELSIF ADD=39。 then t:=t+1。 IF CHOS=0001 THEN IF POINTS_A1=1001 THEN POINTS_A1:=0000。139。 ELSIF CHOS=0010 THEN IF POINTS_B1=1001 THEN POINTS_B1:=0000。139。 ELSIF CHOS=0011 THEN IF POINTS_C1=1001 THEN 18 POINTS_C1:=0000。139。 ELSIF CHOS=0100 THEN IF POINTS_D1=1001 THEN POINTS_D1:=0000。139。 else t:=0。 END IF。 END IF。 BB1=POINTS_B1。 DD1=POINTS_D1。 END ARCHITECTURE ART。 19 圖 計分電路仿 真圖 時序仿真分析： RST 為輸入控制信號，用來復位， ADD 為輸入信號，表示答對一題加分， CHOSE 輸入信號，用來選擇選手， AA2， AA1， AA0， BB2， BB1， BB0為輸出信號，表示記分的結(jié)果，如圖 所示：選擇 A選手答題，如答對，則輸出A2為 1，如答錯，則輸出 A1為 1，如沒答，則輸出 A0為 0。搶答者和觀眾則通過顯示屏幕上的分數(shù)來判別競賽都之間的成績。 顯示部分采用動態(tài)掃描 4 位 LED 顯示接口電路 , LED 動態(tài)顯示是單片機中應用最為廣泛的一種顯示方式 , 其接口電路是把所有顯示器的 8個筆劃段a~dp 同名端并聯(lián)在一起 , 而每一個顯示器的公共極 COM是各自獨立地受 I/O 線控制 , CPU 的字段輸出口送出字形碼時 , 所有顯示器由于同名端并連接收到相同的字形碼 , 但究竟哪個顯示器亮 , 則取決于 COM端 , 而這一端是由 I/O 控制的 , 所以就可以自行決定何時顯示哪一位了 , 在輪流點亮掃描過程中 , 每位顯示器的點亮時間表是極為短暫的 , 但由于人的視覺暫留現(xiàn)象及發(fā)光二極管的余輝將就盡管實際上 各位顯示器并非同時點亮 , 但只要掃描速度足夠快 , 給人的印象就是一組穩(wěn)定的顯示數(shù)據(jù) , 不會有閃爍感。event and clk_fresh=39。) then t:=t+1。 seg=ZBXS。 seg=A1。 seg=B1。 seg=C1。 seg=D1。 seg=JSXS1。 seg=JSXS2。 seg=0000000。 end if。 end rtl。 圖 掃描顯示電路仿真圖 時序仿真分析： IN4 為輸入信號， OUT為輸出顯示信號，如圖 所示，把輸入信號進行編碼輸出。通過本次課程設(shè)計的學習，我深深的體會到設(shè)計課的重要性和目的性所在。它不僅僅是一個學習新知識新方法的好機會，同時也是對我所學知識的一次綜合的檢驗和復習，使我明白了自己的缺陷所在，從而查漏補缺。 在設(shè)計中要求我要有耐心和毅力，還要細心，稍有不慎，一個小小的錯誤就會導致結(jié)果的不正確，而對錯誤的檢查要求我要有足夠的耐心，通過這次設(shè)計和設(shè)計中遇到的問題，也積累了一定的經(jīng)驗，對以后從事集成電路設(shè)計工作會有一定的幫助。用 VHDL 硬 件描述語言的形式來進行數(shù)字系統(tǒng)的設(shè)計方便靈活，利用 EDA 軟件進行編譯優(yōu)化仿真 度 極大地減少了電路 設(shè)計時間和可能發(fā)生的錯誤，降低了開發(fā)成本，這種設(shè)計方法必將在未來的數(shù)字系統(tǒng)設(shè)計中發(fā)揮越來越重要的作用。 USE 。 CLR:IN STD_LOGIC。 END SCN。039。039。EVENT AND CP=39。 THEN Q=39。 25 END IF。 END RTL。 USE 。 ENTITY YMQ IS PORT(AIN4: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END YMQ。0 when 0001 =DOUT7=1111001。2 when 0011 =DOUT7=0110000。4 when 0101 =DOUT7=0010010。6 26 when 0111 =DOUT7=1111000。8 when 1001 =DOUT7=0010000。 END CASE。 END ARCHITECTURE ART。 use 。 use 。 A1:in std_logic_vector(6 downto 0)。 C1:in std_logic_vector(6 downto 0)。 ZBXS:in std_logic_vector(6 downto 0)。 JSXS2:in std_logic_vector(6 downto 0)。 輸出 7 位 seg 數(shù)據(jù)； 27 segcs : out std_logic_vector(7 downto 0))。 architecture rtl of seg is signal clk