【正文】 END PROCESS。 END IF。139。 ELSIF(CHOOSE=1000) THEN IF(dd0=0000) THEN IF(dd1=0000) THEN dd0=0000。 END IF。 cc1=0000。 ELSE bb0=bb039。 ELSE bb0=1001。139。 aa1=aa139。139。139。 ELSE dd1=dd1+39。 END IF。 基于 VHDL 的數(shù)字式競賽搶答器的設(shè)計與實現(xiàn) 搶答、計分和報警 20 ELSIF( CHOOSE=0100) THEN IF(cc0=1001) THEN cc0=0000。 END IF。 ELSIF (CHOOSE=0010) THEN IF(bb0=1001) THEN bb0=0000。 END IF。) THEN IF(CHOOSE=0001) THEN IF(aa0=1001) THEN aa0=0000。EVENT AND CLK=39。cc0=0000。aa0=0000。 END SCORE。 USE 。 END PROCESS。 ELSE LEDE=0000。 WHEN OTHERS =LEDE =0000。139。 WARNS=39。 THEN CASE a IS WHEN 1000 =LEDE =0100。 S1 amp。 END FOUL。 ENTITY FOUL IS PORT(CLEAR : IN STD_LOGIC。 END PROCESS。139。039。 END ALARM。 報警模塊 （ 1） LIBRARY IEEE。 END IF 。 。 ) THEN STATES = 0001 。 AND S2=39。 ELSIF ( S0 =39。 LED=0010 。039。139。STOP=39。 AND S0=39。 AND S3=39。139。039。039。039。 ELSIF (CLK 39。)THEN STATES=0000。 LED : OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 WARN : IN STD_LOGIC。還要 感謝的是我親愛的青島工 學院以及學院的每一位領(lǐng)導、老師和同學。幫我解決了很多細節(jié)上的問題，使我能夠更好更順利的完成我的畢 業(yè)設(shè)計，謝謝你們。在此首先謝謝劉老師。在以后的學習生活中，我會盡量彌補我在這方面的欠缺和不足。其次，我發(fā)現(xiàn)自己對課本知識不是太熟悉，對開發(fā)工具的利用掌握的也不是很熟練，導致在編程、仿真時遇到不少麻煩。 通過這次 畢業(yè) 設(shè)計我發(fā)現(xiàn)自己的不足。在對這三個模塊的設(shè)計中，遇到幾個難題。搶答模塊包括了主持人的控制、信號鎖存等功能。 生成的模塊圖如圖 ： 圖 410 定時模塊的模塊圖 基于 VHDL 的數(shù)字式競賽搶答器的設(shè)計與實現(xiàn) 搶答、計分和報警 12 動態(tài)顯示模塊的設(shè)計： 即掃描顯示功能。生成模塊圖如右圖： 圖 47 計分模塊的模塊圖 基于 VHDL 的數(shù)字式競賽搶答器的設(shè)計與實現(xiàn) 搶答、計分和報警 10 仿真波形如圖 所示： 圖 48 計分模塊的仿真波形圖 其他模塊的設(shè)計 譯碼模塊的設(shè)計 將搶答過程中鎖存的 BCD碼轉(zhuǎn)換成 7段碼用于 LED的顯示。 CLK 是一個時鐘信號， CLR是復位信號， ADD 與 SUB 是加減控制端， CHOOSE 是選擇組別，用以控制加減組別。生成模塊如圖 （ 1）所示： 圖 43 報警模塊（ 1） 的模塊圖其仿真波形圖如圖 所示： 圖 44 報警模塊（ 1）的仿真波形 (2) 具有犯規(guī)設(shè)置電路對提前搶答和超時搶答者，則報警并顯示組別。值得注意的是，在下載配置文件之前，應(yīng)當首先將目標期間的引腳鎖定到相應(yīng)的端口上，這樣 才能使目標板正常運行。因為通過編譯只能說明源設(shè)計文件符合描述語言的語法規(guī)則，并可以本綜合成為電路，但不能說明該電路可以完成設(shè)計要求。 編譯設(shè)計項目： 編譯器的功能是對設(shè)計文件進行分析檢查和邏輯綜合，并將綜合結(jié)果生成可以對器件編程的目標文件，和供時序分析的時序信息文件等輸出文件。無論是使用個人電腦、 NUIX或 Linux工作站，、快速編譯處理以 及編程功能。 設(shè)計平臺 QuartusII 軟件的概述及工作原理 軟件是 Altera公司最新版本的 EDA 開發(fā)軟件，支持 APEX系列、 Cyclone 系列、 Stratix系列和 Excalibur系列等新型系列軟件的開發(fā)。 （ 5） VHDL 語言程序易于共享和復用 VHDL 語言采用基于庫 ( library) 的設(shè)計方法。 （ 3） VHDL 語言具有很強的移植能力 VHDL 語言很強的移植能力主要體現(xiàn)在： 對于同一個硬件電路的 VHDL 語 言描述，它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。 （ 2） VHDL 語言具有強大的硬件描述能力 基于 VHDL 的數(shù)字式競賽搶答器的設(shè)計與實現(xiàn) 搶答、計分和報警 5 VHDL 語言具有 多層次的電路設(shè)計描述功能，既可描述系統(tǒng)級電路，也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。歸納起來， VHDL 語言主要 具有以下優(yōu)點： （ 1） VHDL 語言功能強大，設(shè)計方式多樣 VHDL 語言具有強大的語言結(jié)構(gòu)，只需采用簡單明確的 VHDL 語言程序就可以描述十分復雜的硬件電路。VHDL 的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分，及端口）和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。 VHDL語言特點描述 VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language， 誕生于 1982 年。 VHDL 語言是一種在 EDA設(shè)計中廣泛流行的硬件描述語言，主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。 基于 VHDL 的數(shù)字式競賽搶答器的設(shè)計與實現(xiàn) 搶答、計分和報警 4 EDA 是在 20 世紀 90 年代初從計算機輔助設(shè)計、計算機輔助制造、計算機輔助測試和計算機輔助工程的概念發(fā)展而來的。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學、軍事等各個領(lǐng)域，都有 EDA 的應(yīng)用。例如在飛機制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到 EDA 技術(shù)。 利用 EDA 工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出 IC 版圖或 PCB版圖的整個過程的計算機上自動處理完成。這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進行重構(gòu)，從而使得硬件的設(shè)計可以如同軟件設(shè)計那樣方便快捷。 計分模塊：由主持人控制，針對選手的答題情況，進行加分或減分。 基于 VHDL 的數(shù)字式競賽搶答器的設(shè)計與實現(xiàn) 搶答、計分和報警 2 2 總體設(shè)計方案 使用硬件描述語言（ VHDL語言）實現(xiàn)搶答器的設(shè) 計，方案實現(xiàn)的思路如下面的框圖描述 圖 21 總體設(shè)計方案框圖 根據(jù)以上框圖，本設(shè)計可分為以下幾個模塊： 搶答判別模塊：它的功能是鑒別四組中是哪組搶答成功并且把搶答成功的組別信號輸出給鎖存模塊。必答有時間限制，到時要告警。 EDA。在本設(shè)計主要講述搶答、計分和警告的功能。本文闡述了 EDA 的概念和發(fā)展、 VHDL語言的優(yōu)點和語法結(jié)構(gòu)并分析講解了四路數(shù)字競賽的各模塊的功能要求、基本原理以及實現(xiàn)方法。 基