【文章內(nèi)容簡介】 器件類型的豐富和圖形界面的改變。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設(shè)計輔助工具，集成了SOPC和HardCopy設(shè)計流程，并且繼承了Maxplus II 友好的圖形界面及簡便的使用方法[11]。Altera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境, 由于其強(qiáng)大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。 Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺。該平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持基于Internet的協(xié)作設(shè)計。Quartus平臺與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商的開發(fā)工具相兼容。改進(jìn)了軟件的LogicLock模塊設(shè)計功能，增添 了FastFit編譯選項，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。支持MAX7000/MAX3000等乘積項器件。 Quartus II主要特點1).Quartus II支持其他公司所提供的EDA工具接口。2).提供了與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計環(huán)境。3).提供豐富的庫單元供設(shè)計者調(diào)用，其中包括74系列的全部器件和多種特殊的邏輯功能器件。4).軟件支持硬件描述語言設(shè)計輸入選項，包括VHDL、Verilog HDL和Altera自己的硬件描述語言AHDL。3 設(shè)計思路與系統(tǒng)結(jié)構(gòu)作為現(xiàn)代集成電路設(shè)計的重點與熱點，F(xiàn)PGA設(shè)計一般采用自頂向下、由粗到細(xì)、逐步求精的方法。設(shè)計最頂層是指系統(tǒng)的整體要求，最下層是指具體的邏輯電路實現(xiàn)[12]。自頂向下是將數(shù)字系統(tǒng)的整體逐步分解為各個子系統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大則進(jìn)一步分解為更小的子系統(tǒng)和模塊，層層分解，直至整個系統(tǒng)中各子模塊關(guān)系合理、便于設(shè)計實現(xiàn)為止。本文運用EDA中的Ouartus II作為軟件開發(fā)平臺，設(shè)計了一款基于FPGA的智力競賽搶答器。 課題研究的內(nèi)容1)、設(shè)計一個可容納4組參賽的數(shù)字式搶答器，每組設(shè)一個按鈕，供搶答使用。 2)、搶答器具有第一信號鑒別和鎖存功能，使除第一搶答者外的按鈕不起作用。3)、設(shè)置一個主持人“復(fù)位”按鈕。 4)、主持人復(fù)位后，開始搶答，第一信號鑒別鎖存電路得到信號后，有指示燈顯示搶答組別，揚聲器發(fā)出23秒的音響。5)、設(shè)置一個計分電路，每組開始預(yù)置100分，由主持人記分，答對一次加10分，答錯一次減10分。 設(shè)計思路本系統(tǒng)設(shè)計一個智力競賽搶答器要求具有四路搶答輸入，能夠識別最先搶答的信號，顯示該臺號；對回答問題所用的時間進(jìn)行計時、顯示、超時報警同時具有復(fù)位功能和倒計時啟動功能。在設(shè)計過程中先將系統(tǒng)模塊化，然后逐步實現(xiàn)，系統(tǒng)設(shè)計原理圖如圖4。圖4 搶答器系統(tǒng)原理圖 電子搶答器的設(shè)計 功能模塊劃分根據(jù)對搶答器的功能要求 ，把要設(shè)計的系統(tǒng)劃分為六個功能模塊：搶答信號判別模塊，鎖存模塊，轉(zhuǎn)換模塊，掃描模塊，定時與報警模塊，譯碼與顯示模塊。 功能分析判斷模塊：該模塊用以判斷各選手搶答的先后，記錄最先搶答的選手號碼并不再接受其它輸入信號。鎖存模塊：該模塊用以鎖存最先搶答的選手號碼，以便輸出顯示。轉(zhuǎn)換模塊：該模塊用來將搶答選手的信息轉(zhuǎn)換為二進(jìn)制數(shù)，以便譯碼顯示。掃描模塊：該模塊主要用來掃描顯示數(shù)據(jù)，掃描頻率可以調(diào)整，便于動態(tài)顯示。該模塊主要完成兩個任務(wù)：掃描信號的建立和數(shù)碼管的選擇[13]。定時與報警模塊：該模塊用來對選手進(jìn)行答題限時，答題時間到后輸出報警信號。譯碼與顯示模塊：對數(shù)據(jù)進(jìn)行譯碼送出數(shù)碼管顯示。該模塊主要任務(wù)是完成二進(jìn)制數(shù)到段碼的轉(zhuǎn)換。二進(jìn)制數(shù)主要記錄最先搶答的選手號碼和時間信號，顯示結(jié)果由3個數(shù)碼管經(jīng)過掃描信號依次點亮[14,15]。 模塊的設(shè)計根據(jù)上述分析設(shè)計了各功能模塊問的結(jié)構(gòu)關(guān)系，如圖5。各個模塊存MAX+PLUSⅡ環(huán)境下用VHDL語言來實現(xiàn)，頂層文件采用原理圖輸入。FENG模塊是搶答判斷模塊，在各個選手1，2，3，4搶答操作后，將四路信號相與，并送出高電平Q 給鎖存器，鎖存當(dāng)時的按鍵狀態(tài)，由于搶答信號是低電平有效，故相與后的結(jié)果可以識別最先搶答選手，由于沒有時鐘同步，所以鎖存的延時時間只是硬件延時時間，從而實現(xiàn)鎖存錯誤的概率接近零。LOCKB模塊是鎖存器模塊，在任一選手按下按鍵后鎖存，鎖存的同時送出AIM信號。clr信號為0時，d1，d2，d3，d4的輸出都為0；當(dāng)c1r信號為1時，將dl賦給q1，d2賦給q2，d3賦給q3，d4賦給q4，同時將alm輸出為高電平。COUNT模塊是定時模塊，實現(xiàn)答題倒計時，在計滿100S后送出報警提示。設(shè)計中100S時間用00到99表示，顯示分為高位h，底位l，另外還有限時報警sound。設(shè)計時先將低位從9開始逐一自減，當(dāng)?shù)?時高位自減1，也就是低位每減少1O，高位就減少1。當(dāng)高位從9減少到0時，報警就輸出高電平。CH31A模塊為掃描模塊，輪流送出需要顯示的數(shù)據(jù)。當(dāng)sel為000時，將d1賦值給q1，同時將01111111賦值給WX選通數(shù)碼管；當(dāng)sel為001時，將d2賦值給q2，同時將1011lll1賦值給WX選通數(shù)碼管；當(dāng)sel為011時，將d3賦值給q3，同時將11011111 賦值給WX選通數(shù)碼管。圖5 搶答器的頂層原理圖CH41A模塊是搶答結(jié)果轉(zhuǎn)換模塊，將搶答結(jié)果轉(zhuǎn)換為二進(jìn)制數(shù)。搶答結(jié)果低電平有效，當(dāng)搶答結(jié)果dld2d3d4為Olll時，輸出q為0001；當(dāng)搶答結(jié)果dld2d3d4為1011時，輸出q為0010；當(dāng)搶答結(jié)果dld2d3d4為1l0l時，輸出q為0011；當(dāng)搶答結(jié)果dld2d3d4為111O時，輸出q為0100。SEL模塊為片選模塊。產(chǎn)生片選信號。此模塊相當(dāng)一個計數(shù)器，在時鐘下自加。DISP模塊為譯碼模塊，用于將數(shù)據(jù)轉(zhuǎn)換成段碼，以便數(shù)碼管能正確顯示。5 電子搶答器的仿真 采用EDA開發(fā)T具M(jìn)AX+PLUSⅡ?qū)Ω鱾€模塊的VHDL源程序及頂層電路進(jìn)行編譯、邏輯綜合，并對各個模塊以及頂層電路都進(jìn)行了波形仿真。南于文章篇幅原因，本文給出頂層電路的仿真波形。圖3是頂層電路模塊整體的仿真波形，CK1為系統(tǒng)時鐘，CI K2為動態(tài)掃描時鐘，h為主持人控制開始鍵，高電平有效；4表示搶答選手號，低電平有效；sound為100S超時報警；qh [3..0]、q1[3..0]為100 S計時顯示，qh[3..0]為十位，ql[3..0]為個位；q[7..O]搶答選手的段碼。首先由主持人將開始按鈕h按下之后，選手1，2，3，4開始搶答，網(wǎng)中是1號選手最先按下，q[7..O]顯示段碼結(jié)果為06(臺號顯示為1)，此時定時器開始T 作做減計數(shù)，qh[3..0]和ql [3..O]依次減小(為截取整張仿真圖。ql[3..0]個位看不清楚)，當(dāng)qh[3..O]和ql[3..O]減到0時說明100S的時間已到，sound信號變成高電平．報警器報警，選手停止答題。結(jié)束后主持人可以復(fù)位后將開始按鈕h按下重新進(jìn)行下一輪的搶答。仿真結(jié)束后，進(jìn)行管腳鎖定，在pin location／chip中添加輸人輸m端可用的引腳編號，并編譯通過，最后通過Byteblaster編程電纜下載文件，將所設(shè)計的內(nèi)容下載到FI EX10K系列EPF10K10LC84—4器件進(jìn)行測試。經(jīng)實際電路測試驗證，達(dá)到了設(shè)計的要求。仿真圖及其功能說明：Ch31a模塊：圖6 Ch31a模塊仿真波形此模塊為掃描模塊，此時sel相當(dāng)于一個計數(shù)器，當(dāng)sel為000時，輸出d1，sel為001時，輸出d2，sel為010到110時，輸出1111，sel為111時，輸出d3。Ch41a模塊：圖7 h41a模塊仿真波形此模塊用二進(jìn)制顯示搶答的結(jié)果，搶答結(jié)果是低電平有效。由仿真圖可見，當(dāng)d1搶答成功時，顯示0001，d2搶答成功時，顯示0010，d3搶答成功時顯示0011，d4搶答成功時顯示0100.，無人搶答時顯示1111。Sel模塊：圖8 Sel模塊仿真波形此模塊相當(dāng)于一個計數(shù)器，在每個時鐘上升沿到來時，輸出就自加1。Count模塊：圖9 Count模塊仿真波形此模塊實現(xiàn)倒計時功能，初始時為0000，當(dāng)上升沿到來時低位從1001開始自減1，減到0000時高位開始從1001自減1，知道最后低位、高位都為0。Lockb模塊：圖10 Lockb模塊仿真波形此為鎖存模塊，主持人按下復(fù)位鍵時，清零。當(dāng)clk上升沿到來時，將d1賦值給q1，d2賦值給q2，d3賦值給q3，d4賦值給q4。Feng模塊：