【正文】 準(zhǔn)所規(guī)范的硬件描述語言，目前大多數(shù)EDA工具幾乎都支持VHDL，這為VHDL的進(jìn)一步推廣和廣泛應(yīng)用奠定了基礎(chǔ)。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 3)設(shè)計(jì)文檔的管理。Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。3)、設(shè)置一個(gè)主持人“復(fù)位”按鈕。各個(gè)模塊存MAX+PLUSⅡ環(huán)境下用VHDL語言來實(shí)現(xiàn)，頂層文件采用原理圖輸入。5 電子搶答器的仿真 采用EDA開發(fā)T具M(jìn)AX+PLUSⅡ?qū)Ω鱾€(gè)模塊的VHDL源程序及頂層電路進(jìn)行編譯、邏輯綜合，并對(duì)各個(gè)模塊以及頂層電路都進(jìn)行了波形仿真。Disp模塊：圖12 Disp模塊仿真波形此為譯碼模塊，將二進(jìn)制轉(zhuǎn)化成代碼段，d為0000時(shí)，輸出0111111；d為0001時(shí)，輸出0000110；d為0010時(shí)，輸出1011011；d為0011時(shí)，輸出1001111；d為0100時(shí)，輸出1100110；d為0101時(shí)，輸出1101101；d為0110時(shí)，輸出1111101；d為0111時(shí)，輸出0100111；d為1000時(shí)，輸出1111111；d為1001時(shí)，輸出1101111；其他時(shí)候?yàn)?000000。 VARIABLE AA:INTEGER RANGE 0 TO 7。 Q1,Q2,Q3,Q4,ALM:OUT STD_LOGIC)。 ALM=39。 WHEN 1110=Q=0100。 WHEN 001=Q=D2。 倒計(jì)時(shí)模塊COUNT，該模塊實(shí)現(xiàn)答題時(shí)間的倒計(jì)時(shí)，在計(jì)滿100s后送出聲音提示。 END IF。 END DISP_ARC。 END COUNT_ARC。 THENIF EN=39。 WHEN 000=Q=D1。5)、LIBRARY IEEE。D4。 Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。LIBRARY IEEE。 ALM=39。 PROCESS(CLK) 139。PROCESS(CLK) THEN Count模塊：圖9 Count模塊仿真波形此模塊實(shí)現(xiàn)倒計(jì)時(shí)功能，初始時(shí)為0000，當(dāng)上升沿到來時(shí)低位從1001開始自減1，減到0000時(shí)高位開始從1001自減1，知道最后低位、高位都為0。SEL模塊為片選模塊。譯碼與顯示模塊：對(duì)數(shù)據(jù)進(jìn)行譯碼送出數(shù)碼管顯示。自頂向下是將數(shù)字系統(tǒng)的整體逐步分解為各個(gè)子系統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大則進(jìn)一步分解為更小的子系統(tǒng)和模塊，層層分解，直至整個(gè)系統(tǒng)中各子模塊關(guān)系合理、便于設(shè)計(jì)實(shí)現(xiàn)為止。此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。 4)對(duì)于集成電路設(shè)計(jì)而言，設(shè)計(jì)實(shí)現(xiàn)過程與具體生產(chǎn)工藝直接相關(guān)，因此可移植性差。易于共享和復(fù)用。它具有多層次的設(shè)計(jì)描述功能，層層細(xì)化，最后可直接生成電路級(jí)描述?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。這一步驟適用于大型設(shè)計(jì)，因?yàn)閷?duì)于大型設(shè)計(jì)來說，在綜合前對(duì)源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。如系統(tǒng)中包含可編程器件，就必須考慮其功能配置的問題。目前以硬件描述語言（Verilog或VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測試，是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證的技術(shù)主流。制作過程簡單，而且安裝、維護(hù)簡單。使用這些標(biāo)準(zhǔn)的邏輯器件已經(jīng)被證實(shí)是最便宜的手段，但是要求做一些布線和復(fù)雜的電路集成板(焊接調(diào)試)等工作，如果出現(xiàn)錯(cuò)誤，改動(dòng)起來特別麻煩。 4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。高層次設(shè)計(jì)只是定義系統(tǒng)的行為特征，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就修改VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計(jì)要求。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。另外，VHDL支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。（5）VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)[8]。 8)高速性能好。支持MAX7000/MAX3000等乘積項(xiàng)器件。圖4 搶答器系統(tǒng)原理圖 電子搶答器的設(shè)計(jì) 功能模塊劃分根據(jù)對(duì)搶答器的功能要求 ，把要設(shè)計(jì)的系統(tǒng)劃分為六個(gè)功能模塊：搶答信號(hào)判別模塊，鎖存模塊，轉(zhuǎn)換模塊，掃描模塊，定時(shí)與報(bào)警模塊，譯碼與顯示模塊。設(shè)計(jì)中100S時(shí)間用00到99表示，顯示分為高位h，底位l，另外還有限時(shí)報(bào)警sound。結(jié)束后主持人可以復(fù)位后將開始按鈕h按下重新進(jìn)行下一輪的搶答。但其中仍存在一些不足之處，請(qǐng)多見諒！致 謝本設(shè)計(jì)是在指導(dǎo)老師周廣麗老師的精心指導(dǎo)下完成的。 END FENG。EVENT AND CP=39。 BEGIN END SEL_ARC。 THEN ENTITY COUNT ISPORT(CLK,EN:IN STD_LOGIC。 139。 WHEN0001=Q=0000110。WHEN0101=Q=1101101。WHEN1001=Q=1101111。 END IF。 END COUNT。 END CH31A。 PROCESS(D1,D2,D3,D4) VARIABLE TMP:STD_LOGIC_VECTOR(3 DOWNTO 0)。 USE 。END IF。 IF CLR=39。 USE 。 LIBRARY IEEE。THEN 就比如我的一個(gè)quartersII的軟件她就幫我裝了差不多有五遍，可從來都沒有一絲的不耐煩。經(jīng)實(shí)際電路測試驗(yàn)證，達(dá)到了設(shè)計(jì)的要求。當(dāng)高位從9減少到0時(shí)，報(bào)警就輸出高電平。鎖存模塊：該模塊用以鎖存最先搶答的選手號(hào)碼，以便輸出顯示。2).提供了與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。 Quartus II Quartus II 簡介Quartus II是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。EDA技術(shù)主要以計(jì)算機(jī)為工具[9]。獨(dú)立于器件的設(shè)計(jì)、與工藝無關(guān)。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。 VHDL語言 VHDL語言簡介VHDL的英文全名是VeryHighSpeed Integrated Circuit Hardware