vhdl語言設(shè)計(jì)競賽搶答器設(shè)計(jì)方案-免費(fèi)閱讀
【正文】 END CASE。 ARCHITECTURE DISP_ARC OF DISP IS L=LL。HH:=1001。 ELSE EVENT AND CLK=39。 LIBRARY IEEE。 END PROCESS。 D1,D2,D3:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END PROCESS。 D2amp。 END LOCK_ARC。 ELSIF CLK39。 Q1=39。 ARCHITECTURE LOCK_ARC OF LOCKB IS CLK,CLR:IN STD_LOGIC。IS IF CLK39。 END SEL。 ENTITY SEL IS PORT(CLK:IN STD_LOGIC。 END PROCESS。 Q=39。BEGINIF CLR=39。 最后，我要向百忙之中抽時間對本文進(jìn)行審閱，評議和參與本人論文答辯的各位老師表示感謝，謝謝！ 參 考 文 獻(xiàn)[1]江國強(qiáng)．EDA技術(shù)與應(yīng)用[M]．2006,電子工業(yè)出版社.[2]劉開緒．可編程邏輯器件在搶答器電路設(shè)計(jì)中的應(yīng)用[J]．沈陽工業(yè)大學(xué)學(xué) 報(bào),2007, 29(1):lO3—1O6.[3]胡丹．基于VHDI 的智力競賽搶答器的設(shè)計(jì)與實(shí)現(xiàn)[J]．現(xiàn)代機(jī)械,2007,(3):54 —55.[4]章忠全．電子技術(shù)基礎(chǔ)實(shí)驗(yàn)與課程設(shè)計(jì)[M]．中國電力出版社,1999．[5]高曙光．可編程邏輯器件原理、開發(fā)與應(yīng)用[M]．西安：西安電子科技大學(xué)出 版社,2002．[6] 劉開緒．?dāng)?shù)字式搶答器的設(shè)計(jì)與實(shí)現(xiàn)[J1．電子工程師．：69—71．[7]閻石．?dāng)?shù)字電子技術(shù)基礎(chǔ)[M]．北京：高等教育出版社,1999．[8]馮祥．可編程邏輯器件在數(shù)字系統(tǒng)中的應(yīng)用[J]．國外電子元器件,2001(5):58 —59．[9]劉延文，唐慶玉，段玉生．EDA技術(shù)是實(shí)現(xiàn)電工學(xué)研究型教學(xué)的良好手段[J]．實(shí) 驗(yàn)技術(shù)與管理,2006(8)：6568．[10]韓芝俠．一款工作可靠的智力競賽搶答器電路的設(shè)計(jì)與分析[J].現(xiàn)代電子技 術(shù),2005,28(20)：29—31．[11]侯伯亨，顧新．VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)．西安:西安電子科 技大學(xué)出版社,1997.[12]常青,陳輝煌．可變成專用集成電路及其應(yīng)用與設(shè)計(jì)實(shí)踐經(jīng)驗(yàn)．北京:國防工 業(yè)出版社,1998.[13]郭勇．EDA技術(shù)基礎(chǔ)(第2版)[M].機(jī)械工業(yè)出版社,2005．314—320．[14] Enoch O Longic and Microprocessor Design with VHDL[M]. ThomsonEngineering,2005.[15]Sudhakar VHDL:from simulation to synthesis[M].Prentice Hall,2001.4 電子搶答器源程序各模塊VHDL源代碼1)、LIBRARY IEEE。掃描模塊將這些信息轉(zhuǎn)換成段碼段后掃描輸出。由仿真圖可見，當(dāng)d1搶答成功時，顯示0001，d2搶答成功時，顯示0010，d3搶答成功時顯示0011，d4搶答成功時顯示0100.，無人搶答時顯示1111。圖3是頂層電路模塊整體的仿真波形，CK1為系統(tǒng)時鐘，CI K2為動態(tài)掃描時鐘，h為主持人控制開始鍵，高電平有效；4表示搶答選手號，低電平有效；sound為100S超時報(bào)警；qh [3..0]、q1[3..0]為100 S計(jì)時顯示，qh[3..0]為十位，ql[3..0]為個位；q[7..O]搶答選手的段碼。圖5 搶答器的頂層原理圖CH41A模塊是搶答結(jié)果轉(zhuǎn)換模塊，將搶答結(jié)果轉(zhuǎn)換為二進(jìn)制數(shù)。LOCKB模塊是鎖存器模塊，在任一選手按下按鍵后鎖存，鎖存的同時送出AIM信號。該模塊主要完成兩個任務(wù)：掃描信號的建立和數(shù)碼管的選擇[13]。5)、設(shè)置一個計(jì)分電路，每組開始預(yù)置100分，由主持人記分，答對一次加10分，答錯一次減10分。 3 設(shè)計(jì)思路與系統(tǒng)結(jié)構(gòu)作為現(xiàn)代集成電路設(shè)計(jì)的重點(diǎn)與熱點(diǎn)，F(xiàn)PGA設(shè)計(jì)一般采用自頂向下、由粗到細(xì)、逐步求精的方法。該平臺支持一個工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。 5)適用于高效率大規(guī)模系統(tǒng)設(shè)計(jì)的自頂向下設(shè)計(jì)方案。 2)如果某一過程存在錯誤，查找和修改十分不便。（3）VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。很強(qiáng)的移植能力。強(qiáng)大的系統(tǒng)硬件描述能力。 VHDL系統(tǒng)設(shè)計(jì)的特點(diǎn)與其他硬件描述語言相比，VHDL具有以下特點(diǎn)：功能強(qiáng)大、設(shè)計(jì)靈活。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。系統(tǒng)劃分①編譯器③代碼級功能仿真④綜合器⑤適配前時序仿真⑥適配器⑦CPLD/FPGA實(shí)現(xiàn)適配后仿真模型⑧適配后時序仿真適配報(bào)告⑧ASIC實(shí)現(xiàn)VHDL代碼或圖形方式輸入②仿真綜合庫器件編程文件⑧圖2 CPLD/FPGA系統(tǒng)設(shè)計(jì)流程7).利用適配器將綜合后的網(wǎng)絡(luò)表文件針對某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。3).將以上的設(shè)計(jì)輸入編譯成標(biāo)準(zhǔn)的VHDL文件。如今，隨著FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向發(fā)展，系統(tǒng)設(shè)計(jì)工程師在從這些優(yōu)異性能獲益的同時，不得不面對由于FPGA前所未有的性能和能力水平而帶來的新的設(shè)計(jì)挑戰(zhàn)。 加電時，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。FPGA的基本特點(diǎn)主要有： 1）采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。將二者結(jié)合形成優(yōu)勢互補(bǔ)，如有需要，再配以適當(dāng)?shù)膶Ｓ眯酒ɡ缫粢曨l編解碼器、數(shù)字調(diào)制解調(diào)器等）。突出優(yōu)點(diǎn)是可反復(fù)編程，系統(tǒng)上電時，給FPGA加載不同的配置數(shù)據(jù)，即可令其完成不同的硬件功能。 2 語言、軟件介紹 FPGA FPGA簡介FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。以前的搶答器大部分都是基于傳統(tǒng)數(shù)字電路組成的。通過一些方式如數(shù)碼管顯示搶答成功者的信息，或者通過聲音來判別成功搶答的選手。圖1 FPGA內(nèi)部結(jié)構(gòu)框圖現(xiàn)場可編程門陣列FPGA作為集成度和復(fù)雜程度最高的可編程ASIC，主要由與陣列、或陣列、輸入緩沖電路、輸出宏單元等組成，是ASIC的一種新型門類，它建立在創(chuàng)新的發(fā)明構(gòu)思和先進(jìn)的EDA技術(shù)之上。正是因?yàn)镕PGA的EDA技術(shù)使用了更高級的計(jì)算機(jī)語言，電路的生成基本上是由計(jì)算機(jī)來完成，將使用戶能較快地完成更復(fù)雜的數(shù)字電路設(shè)計(jì)， 由于沒有器件之間的物理連接，因此調(diào)試及故障排除更迅速、有效[3]。該方案的提出，旨在基于系統(tǒng)現(xiàn)有的、通用的軟硬件資源，盡可能地提高FPGA配置的效率和靈活性。
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