【正文】 源代碼仿真，就可以大大減少設(shè)計重復(fù)的次數(shù)和時間。2).輸入VHDL代碼，這是設(shè)計中最為普遍的輸入方式。目前這種高層次的設(shè)計方法已被廣泛采用。 FPGA配置模式　FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對其編程。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。 FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的RAM進行編程。 3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。實踐證明，該方案可行、實用，達到了設(shè)計目的。如系統(tǒng)中包含可編程器件，就必須考慮其功能配置的問題。 傳統(tǒng)FPGA的不足與改進在現(xiàn)今的數(shù)字系統(tǒng)設(shè)計中，以“嵌入式微控制器+FPGA”為核心的體系結(jié)構(gòu)因其強大的處理能力和靈活的工作方式而被廣泛采用。傳統(tǒng)的數(shù)字邏輯設(shè)計使用TTL電平和小規(guī)模的數(shù)字集成電路來完成邏輯電路圖。運算器、乘法器、數(shù)字濾波器、二維卷積器等具有復(fù)雜算法的邏輯單元和信號處理單元的邏輯設(shè)計都可選用FPGA實現(xiàn)。目前以硬件描述語言（Verilog或VHDL）所完成的電路設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進行測試，是現(xiàn)代 IC 設(shè)計驗證的技術(shù)主流。隨著現(xiàn)代科學(xué)技術(shù)的迅猛發(fā)展和經(jīng)濟全球化的加強，電子搶答器成為了不可逆轉(zhuǎn)的發(fā)展趨勢。由于近年來電子技術(shù)發(fā)展迅速，逐漸出現(xiàn)用現(xiàn)場可編程門陣列(簡稱FPGA)制作搶答器，使得電子系統(tǒng)的設(shè)計者利用EDA(電子設(shè)計自動化)軟件，就可以獨立設(shè)計自己的專用集成電路(ASIC)器件。VHDL語言設(shè)計競賽搶答器畢業(yè)論文隨著電子技術(shù)的發(fā)展，現(xiàn)在的搶答器功能越來越強，可靠性和準確性也越來越高。制作過程簡單，而且安裝、維護簡單。因此，研究智能電子搶答器及擴大其應(yīng)用，有著非?，F(xiàn)實的意義。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。它采用SRAM開關(guān)元件的FPGA是易失性的，每次重新加電，F(xiàn)PGA都要重新裝入配置數(shù)據(jù)。使用這些標準的邏輯器件已經(jīng)被證實是最便宜的手段，但是要求做一些布線和復(fù)雜的電路集成板(焊接調(diào)試)等工作，如果出現(xiàn)錯誤，改動起來特別麻煩。嵌入式微控制器的優(yōu)勢在于將微處理器內(nèi)核與豐富多樣的外圍接口設(shè)備緊密結(jié)合，在提供強大的運算、控制功能的同時，降低了系統(tǒng)成本和功耗，因而適合作為數(shù)字系統(tǒng)的控制核心；FPGA的優(yōu)勢在于超高速、豐富的邏輯資源以及用戶可靈活配置的邏輯功能，適用于邏輯接口功能多種多樣、靈活可變的場合。然而，傳統(tǒng)的FPGA配置方案（例如調(diào)試階段的專用下載電費方式、成品階段的專用存儲器方式）在成本、效率、靈活性等方面都存在著明顯的不足。 FPGA工作原理FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。 4）FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。當(dāng)需要修改FPGA功能時，只需換一片EPROM即可。如何實現(xiàn)快速的時序收斂、降低功耗和成本、優(yōu)化時鐘管理并降低FPGA與PCB并行設(shè)計的復(fù)雜性等問題，一直是采用FPGA的系統(tǒng)設(shè)計工程師需要考慮的關(guān)鍵問題[4]。高層次設(shè)計只是定義系統(tǒng)的行為特征，可以不涉及實現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。此外，還可以采用圖形輸入方式（框圖、狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點。一般情況下，這一仿真步驟可略去。一般的設(shè)計，也可略去這一步驟。如果仿真結(jié)果達不到設(shè)計要求，就修改VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計要求。自IEEE公布了VHDL的標準版本，IEEE1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。有專家認為，在新的世紀中，VHDL于Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。VHDL的英文全寫是：VHSIC（Very High Speed Integrated Circuit）Hardware Description 。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點[6]。VHDL支持同步電路、異步電路和隨機電路的設(shè)計，這是其他硬件描述語言雖不能比擬的。在硬件電路設(shè)計過程中，主要的設(shè)計文件是用VHDL編寫的源代碼，因為VHDL易讀和結(jié)構(gòu)化，所以易于修改設(shè)計。另外，VHDL支持慣性延遲和傳輸延遲，還可以準確地建立硬件電路模型。當(dāng)設(shè)計描述完成后，可以用多種不同的器件結(jié)構(gòu)來實現(xiàn)其功能。VHDL采用基于庫（Library）的設(shè)計方法，可以建立各種可再次利用的模塊。(2）VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬。（5）VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標器件是什么，而進行獨立的設(shè)計[8]。傳統(tǒng)設(shè)計方法的缺點是： 1)復(fù)雜電路的設(shè)計、調(diào)試十分困難。 5)只有在設(shè)計出樣機或生產(chǎn)出芯片后才能進行實測。 4)強大的系統(tǒng)建模、電路仿真功能。 8)高速性能好。具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點[10]。Maxplus II 作為Altera的上一代PLD設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。 Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺。支持MAX7000/MAX3000等乘積項器件。4).軟件支持硬件描述語言設(shè)計輸入選項，包括VHDL、Verilog HDL和Altera自己的硬件描述語言AHDL。本文運用EDA中的Ouartus II作為軟件開發(fā)平臺，設(shè)計了一款基于FPGA的智力競賽搶答器。 4)、主持人復(fù)位后，開始搶答，第一信號鑒別鎖存電路得到信號后，有指示燈顯示搶答組別，揚聲器發(fā)出23秒的音響。圖4 搶答器系統(tǒng)原理圖 電子搶答器的設(shè)計 功能模塊劃分根據(jù)對搶答器的功能要求 ，把要設(shè)計的系統(tǒng)劃分為六個功能模塊：搶答信號判別模塊，鎖存模塊，轉(zhuǎn)換模塊，掃描模塊，定時與報警模塊，譯碼與顯示模塊。掃描模塊：該模塊主要用來掃描顯示數(shù)據(jù)，掃描頻率可以調(diào)整，便于動態(tài)顯示。該模塊主要任務(wù)是完成二進制數(shù)到段碼的轉(zhuǎn)換。FENG模塊是搶答判斷模塊，在各個選手1，2，3，4搶答操作后，將四路信號相與，并送出高電平Q 給鎖存器，鎖存當(dāng)時的按鍵狀態(tài)，由于搶答信號是低電平有效，故相與后的結(jié)果可以識別最先搶答選手，由于沒有時鐘同步，所以鎖存的延時時間只是硬件延時時間，從而實現(xiàn)鎖存錯誤的概率接近零。設(shè)計中100S時間用00到99表示，顯示分為高位h，底位l，另外還有限時報警sound。當(dāng)sel為000時，將d1賦值給q1，同時將01111111賦值給WX選通數(shù)碼管；當(dāng)sel為001時，將d2賦值給q2，同時將1011lll1賦值給WX選通數(shù)碼管；當(dāng)sel為011時，將d3賦值給q3，同時將11011111 賦值給WX選通數(shù)碼管。產(chǎn)生片選信號。南于文章篇幅原因，本文給出頂層電路的仿真波形。結(jié)束后主持人可以