基于dds技術(shù)利用vhdl設(shè)計的數(shù)字移相信號發(fā)生器(編輯修改稿)
2024-09-06 16:32 本頁面
【文章內(nèi)容簡介】 48PK2主系統(tǒng)板上的+/12V電源，用后關(guān)閉！附圖 SOPC GWAC6/12 板AD_DA 板接口原理圖 FPGA是除CPLD外的另一大類大規(guī)?？删幊踢壿嬈骷?，F(xiàn)PGA采用了另一種可編程邏輯的形成方法，即可編成的查表結(jié)構(gòu)，就是SRAM（靜態(tài)隨機存儲）來構(gòu)成邏輯函數(shù)發(fā)生器。一個N輸入查找表（LUT）可以實現(xiàn)N個輸入變量的任何邏輯功能。圖：FPGA查找表單元圖：FPGA查表單元內(nèi)部結(jié)構(gòu) VHDL是大多數(shù)EDA工具都采用的硬件描述語言。其主要優(yōu)點有：功能強大，描述能力強；可移植性好；研制周期短，成本低；可延長設(shè)計的生命周期；具有向ASIC移植的能力。 Quartus 2 提供了完整的多臺設(shè)計環(huán)境，能夠滿足各種特定的設(shè)計要求。Quartus 2與Matlab和DSP Builder結(jié)合，可以基于FPGA的DSP開發(fā)，是DSP硬件系統(tǒng)實現(xiàn)的關(guān)鍵EDA工具。同時，Quartus 2 具備仿真功能，也支持第三方的仿真工具。A．DDS原理 B．相位累加器C．波形ROM示意圖如圖D．系統(tǒng)結(jié)構(gòu)圖：基于DDS的數(shù)字相移信號發(fā)生器電路模型圖E．系統(tǒng)功能分析F．系統(tǒng)結(jié)構(gòu)模塊 頂層文件設(shè)計采用自上而下的設(shè)計方法，利用Quartus 2 的原理圖輸入法進行頂層設(shè)計的輸入。 源程序 32位加法器模塊LIBRARY IEEE。USE 。USE 。ENTITY adder32 IS PORT ( A : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。 B : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。 S : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。END adder32。ARCHITECTURE behav OF adder32 IS BEGIN S = A + B。END behav。 32位鎖存器模塊LIBRARY IEEE。USE 。ENTITY dff32 IS PORT ( Load : IN STD_LOGIC。 DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。 DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。END dff32。ARCHITECTURE behav OF dff32 ISBEGIN PROCESS(Load, DIN) BEGIN IF Load39。EVENT AND Load = 39。139。 THEN 時鐘到來時，鎖存輸入數(shù)據(jù) DOUT = DIN。 END IF。 END PROCESS。END behav。 10位加法器模塊 LIBRARY IEEE。USE 。USE 。ENTITY adder10 IS PORT ( A : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 B : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。
數(shù)學相關(guān)推薦
鄂ICP備17016276號-1