eda基于vhdl的串口設(shè)計-文庫吧資料
2025-06-28 12:32本頁面
【正文】 在設(shè)計階段，對系統(tǒng)描述采用過多種方式，嘗試了多種描述，代碼的長度在增加，模塊在增多，但系統(tǒng)穩(wěn)定性和可擴展性也在增強，層次結(jié)構(gòu)和模塊設(shè)計也更加完善。初步實現(xiàn)了單片機和CPLD之間的通信?？梢栽诓桓淖兿到y(tǒng)框架和模塊間電路連接關(guān)系，增加其他模塊，實現(xiàn)其他功能。1 發(fā)送電路的波特率發(fā)生器的VHDL的仿真2發(fā)送模塊VHDL的仿真3 特率發(fā)生器和采樣時鐘的設(shè)計的VHDL仿真4 接受模塊的描述的VHDL仿真5 綜合仿真結(jié)果與分析 本實驗完成的RS232串口通信控制器，完成了課題要求的所有功能。實際測試過程中也印證了這一點。發(fā)送模塊和接收模塊的VHDL語言描述按照事先的設(shè)計進行編寫可以使電路思想明晰化，避免編程過程中用軟件的思維去描述硬件的電路系統(tǒng)，也可有效避免錯誤。為完成3 次采樣,除了頻率為9600Hz 的接收時鐘外,還要有一個3 倍頻的采樣時鐘3 VHDL描述思路第二部分“系統(tǒng)設(shè)計”中對系統(tǒng)的功能和邏輯結(jié)構(gòu)、以及模塊劃分都有了詳細的敘述，模塊間的耦合和信號的傳遞關(guān)系已經(jīng)清晰。圖28 UART接收模塊仿真原理圖 。開始rx=0Nidle=0YN接收數(shù)據(jù)Y停止位N結(jié)束Y圖26 接收模塊算法示意圖（2） 生成模塊文件 新建一原理圖文件，其中clk為時鐘輸入，rx為需要串行數(shù)據(jù)輸入，dataout為并行輸出，rdsig為忙閑信號輸出。 UART接收模塊的功能：時時檢測線路，當線路產(chǎn)生下降沿時，即認為線路有數(shù)據(jù)傳輸，啟動接收數(shù)據(jù)進程進行接收，按從低位到高位接收數(shù)據(jù)。串行接收電路首先要能判斷接收數(shù)據(jù)的到來,即每一幀的開始,然后對數(shù)據(jù)進行3 次采樣,最后判決輸出。開始wrsig=1Nidle=0YN發(fā)送數(shù)據(jù)Y停止位N結(jié)束Y圖23 UART發(fā)送數(shù)據(jù)算法示意圖（2）生成模塊文件 新建一原理圖文件，將VHDL源文件生成對應(yīng)的模塊文件如圖24所示，其中clk為時鐘輸入，datain為需要發(fā)送的數(shù)據(jù)輸入，wrsig為發(fā)送命令輸入，idle為忙閑信號輸出，tx為串行數(shù)據(jù)輸出端。 發(fā)送過程：空閑狀態(tài)，線路處于高電平；當受到發(fā)送數(shù)據(jù)指令后，拉低線路一個數(shù)據(jù)位的時間T，接著數(shù)據(jù)按地位到高位依次發(fā)送，數(shù)據(jù)發(fā)送完畢后，接著發(fā)送停止位（停止位為高電平），一幀數(shù)據(jù)發(fā)送結(jié)束。當然,你也可以選其它頻率的時鐘來產(chǎn)生4800Hz的時鐘。圖22 分頻模塊仿真結(jié)果3 發(fā)送電路的波特率發(fā)生器的設(shè)計 要產(chǎn)生4800 波特率,要有一個不低于4800Hz的時鐘才可以。只是將設(shè)計過程和結(jié)果簡述如下：首先用VHDL語言進行設(shè)計輸入，并生成模塊文件如圖21所示，其中clk為50M系統(tǒng)時鐘輸入，clkout為325分頻后時鐘輸出。系統(tǒng)時鐘為50MHz，則分頻系數(shù)為50000000/(16*9600) =，取整為325。一般UART一幀的數(shù)據(jù)位數(shù)為8，這樣即使每個數(shù)據(jù)有一個時鐘的誤差，接收端也能正確地采樣到數(shù)據(jù)。為了能保證數(shù)據(jù)傳輸?shù)恼_性，UART采用16倍數(shù)據(jù)波特率的時鐘進行采樣。以上模塊分別生成符號文件，最后在頂層模塊中進行連接。接收模塊，檢測接收端，若檢測到低電平則開始接收數(shù)據(jù)輸入：CPLD發(fā)送的數(shù)據(jù)。接收電路的波特率發(fā)生器和采樣時鐘的設(shè)計，提高接收的準確性,減少誤碼率
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