vhdl語言與eda課程設(shè)計(jì)-文庫吧資料
2025-07-01 19:43本頁面
【正文】 =m1+1。 if m1=101 then m1=000。 if w=59 then w=0。139。k0=0000。m0=0000。039。039。 then w=0。 if start=39。 thenevent and f_1=39。process(f_1) 等待計(jì)時(shí)模塊begin end if。 end if。 else f=39。 then f=f16。 elsif en0=39。139。f_1=39。此if語句得到頻率為1Hz的信號(hào)f_1=39。 f16=39。 此if語句得到另一個(gè)頻率為16Hz的信號(hào)139。 if q16=15 then q16=0。 end if。039。 else q_16=q_16+1。 f_16=39。 elsef=39。f_1=39。f16=39。f_16=39。 then q_16=0。 if start=39。 thenevent and clk_256=39。 使能信號(hào) beginfenpin:process(clk_256,start) 分頻器模塊begin分的十位計(jì)數(shù)器 signal m0:std_logic_vector(3 downto 0)。 分頻器signal w:integer range 0 to 59。 分頻器signal q16:integer range 0 to 15。architecture behav of taxi issignal f_16,f16,f_1:std_logic。 min1,min0: out std_logic_vector(3 downto 0))。 cha3,cha2,cha1,cha0:out std_logic_vector(3 downto 0)。 公里脈沖信號(hào) start :in std_logic。 頻率為256Hz的時(shí)鐘定義實(shí)體[3]port ( clk_256use 。use 。當(dāng)行駛里程大于3Km時(shí)，本模塊中en0信號(hào)變?yōu)?；；當(dāng)?shù)却龝r(shí)間大于2min時(shí)，本模塊中en1信號(hào)變?yōu)?，；最后用cha3，cha2，cha1，cha0來組成的4位數(shù)顯示總費(fèi)用。計(jì)費(fèi)模塊：實(shí)現(xiàn)計(jì)價(jià)、計(jì)時(shí)和計(jì)程的數(shù)據(jù)計(jì)費(fèi)。計(jì)時(shí)器的量程為59min，滿量程歸零。當(dāng)行駛里程大于3Km時(shí)，本模塊中en0信號(hào)變?yōu)?；進(jìn)行行駛公里都計(jì)費(fèi)。實(shí)驗(yàn)步驟和設(shè)計(jì)過程計(jì)程模塊：根據(jù)提供的里程脈沖信號(hào)fin，計(jì)算乘客上車后出租車所行駛的里程數(shù)。方案二模塊較少，但單個(gè)模塊功能要求較高，程序復(fù)雜。信號(hào)輸入模塊片選信號(hào)產(chǎn)生模塊數(shù)據(jù)轉(zhuǎn)換模塊數(shù)碼管控制模塊動(dòng)態(tài)掃描/譯碼/數(shù)碼管顯示模塊圖2 方案二設(shè)計(jì)結(jié)構(gòu)圖經(jīng)分析，兩種方案都要通過模塊組合來實(shí)現(xiàn)出租車計(jì)價(jià)器的功能。 用分頻器將外部時(shí)鐘分為三路頻率的信號(hào)，用來計(jì)時(shí)和計(jì)程，同時(shí)也供整個(gè)系統(tǒng)工作，通過設(shè)置使能信號(hào)，使系統(tǒng)自動(dòng)對(duì)等待時(shí)間計(jì)時(shí)和對(duì)行駛公里數(shù)的計(jì)數(shù)，最后將所得結(jié)果分別在數(shù)碼管上顯示出來。關(guān)鍵詞：出租車自動(dòng)計(jì)價(jià)器 ；VHDL； FPGA ；目 錄 設(shè)計(jì)要求 1方案論證與對(duì)比 1 1 2 2實(shí)驗(yàn)步驟和設(shè)計(jì)過程 2 2 2 3調(diào)試與操作
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