基于vhdl語(yǔ)言信號(hào)發(fā)生器的設(shè)計(jì)--eda課程設(shè)計(jì)-文庫(kù)吧資料
2025-06-11 09:16本頁(yè)面
【正文】 END one。 當(dāng) sel 的值不是選擇值時(shí)， Q 作未知處理 END CASE。 WHEN 11=Q=D3。 WHEN 01=Q=D1。 END selector4_1。 D0,D1,D2,D3:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 打開庫(kù)文件 USE 。 結(jié)束進(jìn)程 END jietibo。 Q=tmp。 END IF。 ELSE tmp:=tmp+30。139。變量賦值 ELSE IF clk39。039。 ARCHITECTURE jietibo OF jietiboqi IS 結(jié)構(gòu)體說(shuō)明 BEGIN PROCESS(clk,clr) VARIABLE tmp:STD_LOGIC_VECTOR(7 DOWNTO 0)。聲明 clr 是標(biāo)準(zhǔn)邏輯位類型的輸入端口 Q: BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0))。 ENTITY jietiboqi IS PORT (clk : IN STD_LOGIC。打開庫(kù)文件 USE 。 階梯波信號(hào)發(fā)生器的實(shí)現(xiàn) 該模塊產(chǎn)生的 是階梯 波形 。 q 賦值 END PROCESS。 END IF。 END IF。039。 ELSE IF tmp=00000111 THEN tmp:=00000000。 ELSE tmp:=tmp+8。 a:=39。039。139。 ELSIF clk39。039。 變量說(shuō)明 VARIABLE a:STD_LOGIC。聲明 q 是標(biāo)準(zhǔn)邏輯 向量類型的輸出端口 END sjbo。聲明 clk 是標(biāo)準(zhǔn)邏輯位類型的輸入端口 clr : IN STD_LOGIC。 USE 。 結(jié)束結(jié)構(gòu)體 三角波信號(hào)發(fā)生器的實(shí)現(xiàn) 該模塊產(chǎn)生的三角波形以 64 個(gè)時(shí)鐘為一個(gè)周期，輸出 q 每次加減 8 其 VHDL 語(yǔ)言源程序代碼如下所示： LIBRARY IEEE。 END PROCESS。 q 賦值 END IF。 THEN q=11111111。 THEN clk 為上升沿 IF a=39。event AND clk= 39。 END PROCESS。 END IF。 ELSE a=39。 IF tmp1000 THEN a=39。 ELSE tmp:=tmp+1。139。 ELSIF clk39。 THEN a=39。 變量定義 BEGIN IF clr=39。 ARCHITECTURE fangbo1 OF fangboqi IS 結(jié)構(gòu)體說(shuō)明 SIGNAL a: STD_LOGIC。聲明 clr 是標(biāo)準(zhǔn)邏輯位類型的輸入端口 q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 ENTITY fangboqi IS PORT (clk: IN STD_LOGIC。打開庫(kù)文件 USE 。 方波信號(hào)發(fā)生器的實(shí)現(xiàn) 該模塊產(chǎn)生方波，是通過(guò)交替送出全 0 和全 1 實(shí)現(xiàn)，每 16 個(gè)時(shí)鐘翻轉(zhuǎn)一次。 END PROCESS。 當(dāng) temp 值不是選擇值
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