基于vhdl語言的多波形信號(hào)發(fā)生器的設(shè)計(jì)電子課程設(shè)計(jì)-文庫(kù)吧資料
2024-12-12 00:59本頁面
【正文】 r:in std_logic。 use 。 其仿真波形如圖 4 所示： 圖 4 三角波仿真圖 其生成元器件如圖 5 所示： 淮陰師范學(xué)院畢業(yè)設(shè)計(jì) 11 圖 5 三角波元器件生 成圖 正弦波的實(shí)現(xiàn) 該模塊產(chǎn)生以 64 個(gè)時(shí)鐘為一個(gè)周期的正弦波。 end process。 end if。 end if。039。 else if tmp=00000111 then tmp:=00000000。 else tmp:=tmp+8。 a:=39。039。139。 淮陰師范學(xué)院畢業(yè)設(shè)計(jì) 10 elsif clk39。039。 variable a:std_logic。 end delta。 entity delta is port(clk,reset:in std_logic。 use 。 其仿真波形如圖 2 所示： 淮陰師范學(xué)院畢業(yè)設(shè)計(jì) 9 圖 2 方 波仿真圖 其生成元器件如圖 3 所示： 圖 3 方波元器件生成圖 三角波的實(shí)現(xiàn) 該模塊產(chǎn)生的三角波以 64 個(gè)時(shí)鐘為一個(gè)周期，輸出 q 每次加減 8。 end process。 end if。 then q=255。 then if a=39。event and clk=39。 end process。 end if。 else t:=0。139。 elsif clk39。 then a=39。 begin if clr=39。 architecture one of square is 淮陰師范學(xué)院畢業(yè)設(shè)計(jì) 8 signal a:bit。 q:out integer range 0 to 255)。 use 。 主要功能的實(shí)現(xiàn) 方波的實(shí)現(xiàn) 產(chǎn)生方波，是通過交替送出全 0 和全 1 實(shí)現(xiàn)，每 32 個(gè)時(shí)鐘翻轉(zhuǎn)一次。最后將波形數(shù)據(jù)送入 D/A轉(zhuǎn)換器，將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)輸出。 3． 主要功能 本設(shè)計(jì)主要是利用 VHDL 語言 設(shè)計(jì)一個(gè)多功能信號(hào)發(fā)生器，根據(jù)輸入信號(hào)的選擇可以輸 出方波、 三角波、 正弦波 和 階梯波 4 種 信號(hào) ，并且可以通過示波器觀察到所選擇的波形。此外，它支持大規(guī)模設(shè)計(jì)的分解和己有設(shè)計(jì)的再利用，一個(gè)大規(guī)模設(shè)計(jì)不可能一個(gè)人獨(dú)立完成，它將由多個(gè)人甚至多個(gè)項(xiàng)目組共同完成。因此， VHDL在支持各種模式的設(shè)計(jì)方法、自項(xiàng)向下與自底向上或混合方法方面，在面對(duì)當(dāng)今許多電子產(chǎn) 品生命周期的縮短，需要多次重新設(shè)計(jì)以融入最新技術(shù)，改變工藝等方面都表現(xiàn)了良好的適應(yīng)性。主要使用并行的信號(hào)賦值語句，既顯式表示了設(shè)計(jì)單元的行為，也隱式表示了設(shè)計(jì)單元的結(jié)構(gòu)。主要使用進(jìn)程語句，以算法形式描述數(shù)據(jù)的變換和傳送。主要使用配置指定語句及元件例化語句描述元件的類型及元件的互連關(guān)系。 VHDL語言具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性。 1993年， IEEE對(duì) VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展了 VHDL的內(nèi)容，公 布了新版本的 VHDL，即 IEEE標(biāo)準(zhǔn)的 10761993版本。這種方法顯然對(duì)于電路自動(dòng)設(shè)計(jì)是一個(gè)極大的推進(jìn)。由于創(chuàng)建 VHDL的最初目標(biāo)是用于標(biāo)準(zhǔn)文檔的建立和電路功能模擬，其基本 想法是在高層次上描述系統(tǒng)和元件的行為。從此 VHDL在電子設(shè)計(jì)領(lǐng)域得到廣泛應(yīng)用，并逐步取代了 原有的非標(biāo)準(zhǔn)硬件描述 語言 [2]。從此， VHDL成為硬件描述語言的業(yè)界標(biāo)準(zhǔn)之一。 VHDL是作為電子設(shè)計(jì)主流硬件的描述語言之一，這里我們將重點(diǎn)介紹它。 其中 VHDL， Verilog在現(xiàn)在的 EDA設(shè)計(jì)中使用最多，也擁有幾乎所有主流 EDA工具的支持。在工業(yè)、農(nóng)業(yè)、生物醫(yī)學(xué)等領(lǐng)域內(nèi)，如高頻感應(yīng)加熱、熔煉、淬火、超聲診斷、核磁共振成像等，都需要功率或大或小、頻率或高或低的振蕩器。函數(shù)信號(hào)發(fā)生器在電路實(shí)驗(yàn)和設(shè)備檢測(cè)中具有十分廣泛的用途。各種波形曲線均可以用三角函數(shù)方程式來表示。支持 MAX7000/MAX3000 等乘積項(xiàng)器件 [1]。 Quartus 平臺(tái)與 Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA供應(yīng)商的開發(fā)工具相兼容。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD開發(fā)平臺(tái)。 Altera 在 Quartus II 中包含淮陰師范學(xué)院畢業(yè)設(shè)計(jì) 5 了許多諸如 SignalTap II、 Chip Editor 和 RTL Viewer 的設(shè)計(jì)輔助工具 ，集成了 SOPC和 HardCopy 設(shè)計(jì)流程，并且繼承了 Maxplus II 友好的圖形界面及簡(jiǎn)便的使用方法。 Maxplus II 作為 Altera 的上一代 PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。對(duì)第三方EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方 EDA 工具。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 Quartus II 概述 Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、 VHDL、VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD設(shè)計(jì)流程。 本設(shè)計(jì)利用 VHDL語言使用文本輸入法， 新建工程， 通過 設(shè)計(jì)輸入、編譯、仿真完成各種信號(hào)的設(shè)計(jì)，然后生成元器件，再使用原理圖輸入法完成各部分的整合，從而形成一個(gè)完整的多波形信號(hào)發(fā)生器，而后經(jīng)過鎖定引腳下載 數(shù)模轉(zhuǎn)換可以在示波器上觀察到波形。淮陰師范學(xué)院畢業(yè)設(shè)計(jì) 1 摘 要 ： 硬件描述語言 HDL是 EDA技術(shù)中的重要組成部分， VHDL是當(dāng)前 最 流行的硬件描述語言之一，此語言具有良好的可讀性、可移植性等特點(diǎn)。本設(shè)計(jì)主要是利用 VHDL語言 設(shè)計(jì)一個(gè)多功能信號(hào)發(fā)生器，根據(jù)輸入信號(hào)的選擇可以輸 出方波、 三角波、 正弦波 和 階梯波4種 信號(hào) ，主要使用了 Altera公司的 Quartus II軟件。 關(guān)鍵詞 :VHDL， 文本輸入法 ， 原理圖輸入法 ， 數(shù)模轉(zhuǎn)換 淮陰師范
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