eda基于vhdl的24進制計數(shù)器課程設計-文庫吧資料
2025-01-22 04:53本頁面
【正文】 1 u2(.Q(Q2),.RCO(RCOH),.D(D2),.ET(EN),.EP(EN),.LOAD(LOADH),.CLR(VCC),.CLK(CLK))。b0000,VCC = 1,GND = 0。assign D1 = 439。wire [3:0]D1,D2。wire [3:0] Q1,Q2。output RRCO。 endcaseendendmodule module COUNT24(QL,QH,CLK,RRCO)。 9:DOUT = 739。 8:DOUT = 739。 7:DOUT = 739。 6:DOUT = 739。 5:DOUT = 739。 4:DOUT = 739。 3:DOUT = 739。 2:DOUT = 739。 1:DOUT = 739。always (DIN)begin case(DIN) 0:DOUT = 739。output [6:0]DOUT。endmodulemodule XS7D(DIN,DOUT)。b1001)amp。
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