【文章內(nèi)容簡介】 支持百萬門級的設(shè)計，支持高速 I/O設(shè)計 ， 具有更強的設(shè)計能力和更快的編譯速度。 Quartus II 開發(fā)軟件為可編程片上系統(tǒng)（ SOPC）設(shè)計提供了一個完整的設(shè)計環(huán)境。無論是使用個人電腦、 NUIX或 Linux 工作站， Quartus II 都提供了方便設(shè)計、快速編譯處理以及編程功能。 Quartus II 輸入的設(shè)計過程可分為創(chuàng)建工程、輸入文件、項目編譯、項目校驗和編程下載等 幾個步驟。 FPGA 開發(fā)板介紹 本設(shè)計中開發(fā)板采用 Altera 公司 Cyclone II 系列 EP2C5T144C8 或者EP2C8T144C8 芯片而設(shè)計的。幫助用戶降低學(xué)習(xí)成本和加快用戶快速進入可編程邏輯器件的設(shè)計開發(fā)領(lǐng)域。提供一個幫助用戶快速學(xué)習(xí)可編程邏輯器件的硬件平臺。開發(fā)板上使用 JTAG 接口對芯片進行編程，也可以使用 AS 接口下載。配送的 ByteBlaster II 下載線可以下載 Altera 公司的所有 FPGA/CPLD 芯片。 開發(fā)板上所有的 I/O 口都通過排針引了出來，板上都有標(biāo)示。引出來的 I/O用戶 可以任意配置分配管腳，方便用戶開發(fā)自己的產(chǎn)品，最大限度為用戶節(jié)約學(xué)習(xí)成本。 開發(fā)板硬件配置介紹： （ 1） CycloneII U1 EP2C5T144C8 或者 EP2C8T144C8 （ 2） IIC U5 AT24C04 或者 AT24C02 或者 AT24C01 （ 3） AS U6 EPCS1 或者 EPCS4 9 （ 4） UART 通用的 MAX232 轉(zhuǎn)換或者 USB— 串口小板 （ 5） PS/2 A； PS/2 B （ 6） 8 個動態(tài)數(shù)碼管 （ 7） 8 個 LED 燈 （ 8） BELL （ 9） LCD12864/LCD1602 接口 （ 10） 4 個獨立按鍵 （ 11） 一個 FPGA 重配置按鍵 （ 12） JTAG AS 下載模式 （ 13） 上電模式： 外接 5V DC 電源 （ 14） 50M 有源晶體 （ 15） 8 路數(shù)據(jù)輸入，可以固定的輸入 1（高電平）或者 0（低電平） 本程序用到的 LED 燈管腳分配原理圖如 12 所示， I/O 口分配如下： D30 : PIN6 D31 : PIN6 D32 : PIN70、 D33 : PIN7 D34 : PIN7 D35 : PIN7D36 : PIN7 D37 : PIN60，當(dāng) I/O 口為低電平時 LED 點亮。 圖 12 8個發(fā)光二極管 I/O口分配 10 本程序用到的串口通信，串口管腳分配原理圖如 13 所示， I/O 口分配如下：TX : PIN RX : PIN8。 圖 13 串口接口的 I/O口分配 開發(fā)板上沒有用的 I/O 都接了出來，具體請看學(xué)習(xí)板上的標(biāo)示，板上更清楚。沒有用的 I/O 口如圖 13 所示。本設(shè)計中輸出的節(jié)后也用到了其中幾個 I/O 接口，后面分配的時候可以看到本設(shè)計具體分配的管腳。 11 圖 14 沒有用的 I/O口分配 本章小結(jié) 首先本章主要對 Verilog HDL 語言進行簡要概述，介紹了 Verilog HDL 語言的發(fā)展歷史和 Verilog HDL 硬件描述語言具備的能力。 其次還對 Quartus II 軟件進行了簡要概述， Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境，由于其強大的設(shè)計能力 支持 APEX 系列、 Cyclone 系列、 Stratix 系列和 Excalibur 系列等新型系列器件的開發(fā)。含有工作組計算、集成邏輯分析儀、EDA 工具集成、多過程支持、增強重編譯和 IP 集成等特性。支持百萬門級的設(shè)計，支持高速 I/O 設(shè)計 ， 具有更強的設(shè)計能力和更快的編譯速度。 Quartus II 輸入的設(shè)計過程可分為創(chuàng)建工程、輸入文件、項目編譯、項目校驗和編程下載等幾個步驟。 最后本章還對 FPGA 進行了簡要概述，并且對本設(shè)計將用到的 FPGA 開發(fā)板進行 了介紹，以及本設(shè)計中將要用到的 I/O 口都給出了圖示。 后面的章節(jié)將用到本章介紹的 Verilog HDL語言和 Quartus II軟件以及 FPGA開發(fā)板，還將對軟件的使用和開發(fā)過程進行詳細(xì)介紹。 12 第 2 章 串口通信協(xié)議簡介 RS232[8]接口（又稱 EIA RS232C）是目前最常用的一種串行通訊接口。它是在 1970 年由美國電子工業(yè)協(xié)會（ EIA）聯(lián)合貝爾系統(tǒng)、調(diào)制解調(diào)器廠家及計算機終端生產(chǎn)廠家共同制定的用于串行通訊的標(biāo)準(zhǔn)。本章主要介紹 RS232 接口的原理介紹。 串口通信接口 串口即串行數(shù)據(jù)接口 ，是一種常用的數(shù)據(jù)接口。在 PC 一般都有兩個串行口（ COM1 和 COM2），其形狀如圖 11 所示，是典型的 9 針 D 形接口，也稱為 DB9。由于串口多采用 RS232C傳輸協(xié)議并長達數(shù)十年，因此也常被稱為 RS232接口。 圖 21 串口的物理形狀示意圖 串口主要用于網(wǎng)管控制或主業(yè)務(wù)數(shù)據(jù)的傳輸，支持?jǐn)?shù)據(jù)的雙向傳輸，速率9600115200bps，即可以完成和 PC 的通信，也可以完成與帶有標(biāo)準(zhǔn)串口的外設(shè)相連，其典型的連接方式如圖 12 所示。其中串口接口分為帶插孔和帶插針的兩種，其中插針端稱為 DCE，插孔端 稱為 DTE。 圖 22 串口連接的示意圖 RS232 通信協(xié)議 RS232 全名是“數(shù)據(jù)終端設(shè)備（ DTE）和數(shù)據(jù)通訊設(shè)備（ DCE）之間串行二進制數(shù)據(jù)交換接口技術(shù)標(biāo)準(zhǔn)”，該標(biāo)準(zhǔn)規(guī)定采用 25 個腳的串口連接器（ DB25）， 13 不僅對連接器的每個引腳的信號內(nèi)容加以規(guī)定，還規(guī)定了各種信號的電平。 標(biāo)準(zhǔn)的 RS232C 協(xié)議具有 25 根信號線，其中有 4 根為數(shù)據(jù)線、 11 根控制線、 3 根定時線和 7 根備用線。通常情況下，使用其中的 9 根線就可以實現(xiàn) RS232串口通信。 通常 DB25 也可以像 DB9 那樣使用，但是它們的針 號和針孔之間的連接關(guān)系是不一樣的，下面給出常用的 25 針 DB25 和 DB9 的對照表以及管腳說明 [9]，如表 11 所示。 表 21 RS232C接口引腳定義 DB25 DB9 信號源 信號名 信號功能描述 2 3 DCE TXD 發(fā)送數(shù)據(jù)，終端通過此將信號發(fā)給調(diào)制器 3 2 DTE RXD 接收數(shù)據(jù)，終端通過此從調(diào)制器接收數(shù)據(jù) 4 7 DCE RTS 請求發(fā)送，當(dāng)終端需要發(fā)送數(shù)據(jù)時，使能該信號，控制調(diào)制器進入發(fā)送狀態(tài) 5 8 DTE CTS 允許發(fā)送，當(dāng)調(diào)制器準(zhǔn)備好接收數(shù)據(jù)時，使能該信號，通知終端 開始發(fā)送數(shù)據(jù) 6 6 DTE DSR 數(shù)據(jù)就緒狀態(tài)，當(dāng)其狀態(tài)有效時，表明調(diào)制器處于可用狀態(tài) 7 5 GND GND 信號地，信號地是所有信號的參考電平 8 1 DTE DCD 載波檢測，當(dāng)信號有效時，表明調(diào)制器已經(jīng)接通了通信鏈路，終端可以準(zhǔn)備接收數(shù)據(jù) 20 4 DCE DTR 數(shù)據(jù)終端準(zhǔn)備，當(dāng)其信號有效時表明數(shù)據(jù)終端可以使用 22 9 DTE RI 響鈴指示，當(dāng)本地調(diào)制器收到交換臺發(fā)送的振鈴呼叫信號時，使能該信號，通知終端 最為簡單且常用的 RS232C 連接方法就是三線連接法，即地、接收數(shù)據(jù)和發(fā)送數(shù)據(jù)三腳相連。這是因為收、發(fā)數(shù)據(jù)是時分的，二者不會同時傳輸 [10]。對于DB9 和 DB25，常用的 3 線連接法的原則如表 12 所示。 表 22 DB DB25 常用的 3線連接法 DB9~DB9 DB25~DB25 DB9~DB25 2 3 3 2 2 2 3 2 2 3 3 3 5 5 7 7 5 7 串口通信時序分析 RS232C 的串行總線在空閑的時候保持為邏輯“ 1”狀態(tài)，即串行連接線上 14 的電平為 3~15V。當(dāng)需要傳送一個字符時，首先會發(fā)送一個邏輯為“ 0”的起始位，表示開始 發(fā)送數(shù)據(jù)；之后就逐個發(fā)送數(shù)據(jù)位、奇偶校驗位和停止位（邏輯“ 1”），每一次傳輸 1 個字符（ 8 個比特）。由于任意兩個字符對應(yīng)瞬間的時間間隔是可變的，因此也被稱為異步格式 [11]。典型的傳輸時序如圖 13 所示。 圖 23 RS232 協(xié)議的傳輸時序 在 RS232C 協(xié)議中，可以設(shè)置數(shù)據(jù)的傳輸速率。除此之外，字符的位寬、奇偶校驗位、停止位都可以被設(shè)置。字符可以被設(shè)置成 5~8 比特，奇偶校驗位可以被去除；停止位可以設(shè)置成 1 位、 2 位甚至 位。每秒傳輸?shù)谋忍財?shù)也 被稱為二進制波特率，即位周期的倒數(shù)，簡稱為比特率，用于衡量 RS232 的傳輸速率。 RS232C 有一系列波特率標(biāo)準(zhǔn)： 110bps、 300bps、 600bps、 1200bps、 1800bps、2400 bps、 4800bps、 9600bps、 、 、 、 和 56kbps 等。有兩點注意的是：首先，在設(shè)置波特率時，必須同時通知通信雙方；其次，波特率的計算包括了起始位、字符、校驗位、停止位在內(nèi)所有的比特，而不是僅針對字符 [12]。 發(fā)送數(shù)據(jù)過程：空閑狀態(tài)， 線路處于高電位；拉低線路一個數(shù)據(jù)位的時間 T，接著數(shù)據(jù)按低位到高位依次發(fā)送，數(shù)據(jù)發(fā)送完畢后，接著發(fā)送奇偶校驗位和停止位（停止位為高電位），一幀資料發(fā)送結(jié)束。 接收數(shù)據(jù)過程：空閑狀態(tài)，線路處于高電位；當(dāng)檢測到線路的下降沿（線路電位由高電位變?yōu)榈碗娢唬r說明線路有數(shù)據(jù)傳輸，按照約定的波特率從低電位到高電位接收數(shù)據(jù)，數(shù)據(jù)發(fā)送完畢后，接著接收并比較奇偶校驗位是否正確，如果正確則通知后續(xù)設(shè)備準(zhǔn)備接收數(shù)據(jù)或存入緩存 [13]。 由于 UART 是異步傳輸，沒有傳輸同步時鐘。為了能保證數(shù)據(jù)傳輸?shù)恼_性， UART 采用 16 倍數(shù)據(jù)波特率 的時鐘進行采樣。每個數(shù)據(jù)有 16 個時鐘采樣，取中間采樣值，以保證采樣不會滑碼或誤碼。一般 UART 一幀的數(shù)據(jù)位數(shù)為 8，這樣即使每個數(shù)據(jù)有一個時鐘的誤差，接收端也能正確地采樣到數(shù)據(jù)。 LSB 字符 2 P SP st 起始位（ start） 奇偶位（ parity） 停止位（ stop） st MSB 15 UART 的接收數(shù)據(jù)時序為 [14]：當(dāng)檢測到數(shù)據(jù)的下降沿是，表明線路上有數(shù)據(jù)進行傳輸，這時計數(shù)器 CNT 開始計數(shù)當(dāng)計數(shù)器為 24=16+8 時，采樣的值為第 0位數(shù)據(jù)；當(dāng)計數(shù)器的值為 40 時，采樣的值為第 1 位數(shù)據(jù)，依此類推，進行后面6 個數(shù)據(jù)的采樣。如果需要進行奇偶校驗，則當(dāng)計數(shù)器的值為 152 時，采樣的值即為奇偶位；當(dāng)計數(shù)器的值 168 時，采樣的值為 “ 1”表示停止位，一幀數(shù)據(jù)接收完成。本設(shè)計將按上面的算法進行 Verilog HDL 語言編程與仿真。 本章小結(jié) 本章主要介紹了 RS232 通信協(xié)議的基礎(chǔ)知識，明確實現(xiàn)串口通信需要的端口和功能，為以下章節(jié)通過 Verilog HDL 硬件描述語言實現(xiàn)串口的通信。目前，大部分處理器都集成了支持 RS232C 的通用異步收發(fā)器（ Universal Asynchronous Receiver/Transmitter， UART。本設(shè)計在后面提到的 UART 即串口通信控制器），輔助處理器和串行設(shè)備之間通信，設(shè)計人員只需 要對其進行配置即可完成下列工作： （ 1） 完成處理器內(nèi)部的并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)化以及外部串行數(shù)據(jù)到并行數(shù)據(jù)的轉(zhuǎn)化。 （ 2） 完成輸入數(shù)據(jù)的奇偶校驗，以及在輸出數(shù)據(jù)中插入奇偶校驗比特。 （ 3） 完成數(shù)據(jù)傳輸和停止位的檢測，并從中提取符號數(shù)據(jù)。 （ 4） 完成外部設(shè)備串口設(shè)備的管理和響應(yīng)。 16 第 3章 串口通信的 Verilog HDL 實現(xiàn) 本設(shè)計通過前面兩張介紹的串口通信基本知識和 Verilog HDL 語言進行串口通信的實現(xiàn)，本設(shè)計實現(xiàn)的串口通信電路主要由波特率發(fā)生器、數(shù)據(jù)接收模塊和數(shù)據(jù)發(fā)送模塊這 3 個模塊組成，強調(diào)功能劃分明確，便于系統(tǒng)設(shè)計和調(diào) 試。 設(shè)計功能說明 本實設(shè)計要求在 FPGA 開發(fā)板上實現(xiàn)波特率為 115200bps，停止位為 1 比特、1 比特校驗位的串口通信，并要求和 PC 機通過串口調(diào)試助手完成雙向通信。不僅要求將 PC通過鍵盤輸入的數(shù)據(jù)顯示在 PC機的串口調(diào)試助手的數(shù)據(jù)發(fā)送框中，還要求用 PC 發(fā)送數(shù)據(jù)的 ASCII 碼來驅(qū)動 FPGA 開發(fā)板的 8 個 LED 燈。開發(fā)板上接收到數(shù)據(jù)后將數(shù)據(jù)通過串口數(shù)據(jù)線發(fā)送回 PC 的串口調(diào)試助手上并顯示在數(shù)據(jù)接收框中。通過檢測 LED 燈的亮滅來判斷發(fā)送數(shù)據(jù)的 ASCII 碼是否正確，并觀察串口調(diào)試助手上接收到的數(shù)據(jù)與發(fā)送的數(shù)據(jù)是 否一致。 波特率發(fā)生器模塊的 Verilog HDL 實現(xiàn) 波特率發(fā)生器實際上是一個分頻器，從給定的系統(tǒng)時鐘頻率得到要求的波特率。一般來講，為了提高系統(tǒng)的容錯性處理，要求波特率發(fā)生器的輸出時鐘為實際串口數(shù)據(jù)波特率的 N 倍， N 可以取值為 1 3 64 等 [15]。 在本設(shè)計中，系統(tǒng)的時鐘為 50MHz，取 N 為 16，則分頻系數(shù)為50000000/(16*115200)=，取整為 27。 本設(shè)計中的波特率發(fā)生器的代碼如下所列，即附錄 1 中 。 module clkdiv(clk, clkout)。 // 系統(tǒng)時鐘 input clk。