【文章內(nèi)容簡(jiǎn)介】 圖像顯示部分，由于液晶顯示模塊內(nèi)部圖形顯示 GDRAM的地址尋址方式的獨(dú)特性，并不是始終從 0到 15循環(huán)，而是隨著行數(shù)的增加會(huì)做一個(gè)移位。若按普通方法這 不能顯示。 課題設(shè)計(jì)的預(yù)期目標(biāo) 本課題研究的目標(biāo)主要包括采用 FPGA控制 LCD在任意位置顯示任意中文以及英文字符，和在 LCD上顯示存儲(chǔ)模塊中的圖像數(shù)據(jù)。 課題研究的預(yù)期理論目標(biāo)： 掌握 FPGA對(duì) LCD的控制方法，為課題研究做好理論準(zhǔn)備； 5 通過(guò) FPGA對(duì) LCD控制，使得任何開(kāi)發(fā)者都可以較為容易的通過(guò)此顯示模塊，在液晶上顯示所需內(nèi)容； 課題研究的預(yù)期技術(shù)目標(biāo)： 中文及英文字符在 LCD上能正常顯示； 圖像數(shù)據(jù)在 LCD上的正常顯示； 輸入變動(dòng)的數(shù)據(jù)能在 LCD上同步 刷新顯示。 2 現(xiàn)代 FPGA技術(shù) FPGA 的發(fā)展歷程 可編程邏輯器件 (FPGA)是 20世紀(jì) 70年代發(fā)展起來(lái)的一種新型期間。它的應(yīng)用不僅簡(jiǎn)化了電路設(shè)計(jì)，降低了成本，提高了系統(tǒng)的可靠性，而且給數(shù)字系統(tǒng)的設(shè)計(jì)方式帶來(lái)了革命性的變化。可編程邏輯器件的發(fā)展是以微電子創(chuàng)作技術(shù)的不斷進(jìn)步為基礎(chǔ)的，其結(jié)構(gòu)和工藝的變化經(jīng)歷了一個(gè)不斷發(fā)展變革的過(guò)程。 20世紀(jì) 70年代，早期的可編程邏輯器件只有可編程只讀存儲(chǔ)器，紫外線可擦除制度儲(chǔ)存器和電可擦除只讀儲(chǔ)存器 3種。 隨后，出現(xiàn)了一類結(jié)構(gòu)稍微復(fù)雜的可編程 芯片，即可編程邏輯陣列 (PLA)。 PLA 在結(jié)構(gòu)上由一個(gè)可編程的與陣列和可編程的或陣列構(gòu)成，陣列規(guī)模小，編程過(guò)程復(fù)雜繁瑣。 PLA既有現(xiàn)場(chǎng)可編程的，也有掩膜可編程的。 在這之后出現(xiàn)了可編程陣列邏輯 (PAL)器件，它由一個(gè)可編程的“與”平面和一個(gè)固定的“或”平面構(gòu)成，是現(xiàn)場(chǎng)可編程的。它的實(shí)現(xiàn)工藝由反熔絲技術(shù)、 EPROM 技術(shù)和 EEPROM 技術(shù) 3 種。在 PLA 的基礎(chǔ)上，又發(fā)展除了一種通用陣列邏輯 (GAL)，如 GAL16V GAL22V10等。它采用了輸出邏輯宏單元結(jié)構(gòu)和 EEPROM工藝，實(shí)現(xiàn)了電可擦除、電可改寫(xiě)，由于 其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因而其設(shè)計(jì)具 6 有很強(qiáng)的靈活性，至今仍有許多應(yīng)用。 這些早期的 PLD 器件的一個(gè)共同特點(diǎn)是可以實(shí)現(xiàn)速度特性較好的邏輯功能，但由于其結(jié)構(gòu)過(guò)于簡(jiǎn)單，因此，只能用于實(shí)現(xiàn)較小規(guī)模的電路設(shè)計(jì) 為了彌補(bǔ)這一缺陷， 20世紀(jì) 80年代中期，著名的可編輯邏輯器件廠商 Altera和 Xilinx分別推出了擴(kuò)展型的復(fù)雜可編程邏輯器件 (CPLD)和類似于標(biāo)準(zhǔn)門(mén)陣列的現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA)。 CPLD和 FPGA的功能基本相同，只是芯片的內(nèi)部原理和結(jié)構(gòu)有些差別。這兩種器件兼容了 PAL和 GAL器件的優(yōu)點(diǎn)，具有體 系結(jié)構(gòu)靈活、邏輯資源豐富、集成度高以及適用范圍廣等特點(diǎn)，可用于實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì)，編程也很靈活，所以，被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和小批量生產(chǎn)之中。幾乎所有使用 PAL、 GAL 和中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用 CPLD和 FPGA器件。 如今， FPGA 器件已成為當(dāng)前主流的可編輯邏輯器件之一。經(jīng)過(guò)近 20 年的發(fā)展，可編輯邏輯器件已經(jīng)取得了長(zhǎng)足的進(jìn)步，資源更加豐富，使用越來(lái)越方便。將來(lái)的可編程邏輯器件，密度會(huì)更高、速度會(huì)更快、功耗會(huì)更低，同時(shí)還會(huì)增加更多新的功能，向著集成了可編程邏輯、 CPU、儲(chǔ)存期等組件的 可編程單片系統(tǒng) (SOPC)方向發(fā)展。 FPGA的基本原理 對(duì)于可編程邏輯器件，從實(shí)現(xiàn)原理上講，一般分為兩種：基于查找表加寄存器結(jié)構(gòu)和 基于乘積項(xiàng)的FPGA的邏輯實(shí)現(xiàn)原理 查找表本質(zhì)上就是一個(gè) RAM。目前 FPGA中多使用四輸入的 LUT，所以每一個(gè) LUT可以看成一個(gè)有 4位地址線的 16 1的 RAM。當(dāng)用戶通過(guò)原理圖或 HDL語(yǔ)言描述了一個(gè)邏輯電路以后， FPGA開(kāi)發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫(xiě)入 RAM。這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查 表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。 基于乘積項(xiàng)的 FPGA的邏輯實(shí)現(xiàn)原理 以一個(gè)簡(jiǎn)單的電路為例 ,具體說(shuō)明 FPGA是如何利用以上結(jié)構(gòu)實(shí)現(xiàn)邏輯的，電路如下圖 ： 圖 假設(shè)組合邏輯的輸出 (AND3的輸出 )為 f，則 f=(A+B)*C*(!D)=A*C*!D + B*C*!D (以 !D表示 D的“非”） FPGA將以下面的方式來(lái)實(shí)現(xiàn)組合邏輯 f: 圖 7 A,B,C,D由 FPGA 芯片的管腳輸入后進(jìn)入可編程連線陣列（ PIA)，在內(nèi)部會(huì)產(chǎn)生 A,A反 ,B,B反 ,C,C反 ,D,D反 8個(gè)輸出。圖 中每一個(gè)叉表示相連（可編程熔絲導(dǎo)通），所以得到： f= f1 + f2 = (A*C*!D) + (B*C*!D) 。這樣組合邏輯就實(shí)現(xiàn)了。 圖 3電路中 D觸發(fā)器的實(shí)現(xiàn)比較簡(jiǎn)單，直接利用宏單元中的可編程 D觸發(fā)器來(lái)實(shí)現(xiàn)。時(shí)鐘信號(hào) CLK由 I/O腳輸入后進(jìn)入芯片內(nèi)部的全局時(shí)鐘專用通道，直接連接到可編程觸發(fā)器的時(shí)鐘端。可編程觸發(fā)器的輸出與 I/O腳相連，把結(jié)果輸出到芯片管腳。這樣 FPGA 就完成了圖 3所示電路的功能。 FPGA的設(shè)計(jì)方法 FPGA 的常用設(shè)計(jì)方法包括“自頂向下”和“自下而上”。目前大規(guī)模 FPGA 設(shè)計(jì)一 般選擇“自頂向下”的設(shè)計(jì)方法。所謂“自頂向下”設(shè)計(jì)方法，簡(jiǎn)單地說(shuō)，就是采用可完全獨(dú)立于芯片廠商及其產(chǎn)品結(jié)構(gòu)的描述語(yǔ)言，在功能級(jí)對(duì)設(shè)計(jì)產(chǎn)品進(jìn)行定義，并結(jié)合功能仿真技術(shù)，以確保設(shè)計(jì)的正確性，在功能定義完成后，利用邏輯綜合技術(shù)，把功能描述轉(zhuǎn)換成某一具體結(jié)構(gòu)芯片的網(wǎng)表文件，輸出給廠商的布局布線器進(jìn)行布局布線。布局布線結(jié)果還可反標(biāo)回同一仿真器，進(jìn)行包括功能和時(shí)序的后驗(yàn)證，以保證布局布線所帶來(lái)的門(mén)延時(shí)和線延時(shí)不會(huì)影響設(shè)計(jì)的性能。 “自頂向下”設(shè)計(jì)方法的優(yōu)越性是顯而易見(jiàn)的。首先，由于功能描述可以完全獨(dú)立于芯片結(jié)構(gòu)，在設(shè)計(jì) 的最初階段，設(shè)計(jì)師可不受芯片結(jié)構(gòu)的約束，集中精力進(jìn)行產(chǎn)品設(shè)計(jì)，進(jìn)而避免了傳統(tǒng)設(shè)計(jì)方法所帶來(lái)的重新再設(shè)計(jì)風(fēng)險(xiǎn)，大大縮短了設(shè)計(jì)周期。 其次，設(shè)計(jì)的再利用得到保證。目前的電子產(chǎn)品正向模塊化方向發(fā)展。所謂模塊化就是對(duì)以往設(shè)計(jì)成果進(jìn)行修改、組合和再利用，產(chǎn)生全新的或派生設(shè)計(jì)。而“自頂向下”設(shè)計(jì)方法的功能描述可與芯片結(jié)構(gòu)無(wú)關(guān)。因此，可以以一種 IP(Intelligence Property 知識(shí)產(chǎn)權(quán) )的方式進(jìn)行存檔，以便將來(lái)重新利用。 第三，設(shè)計(jì)規(guī)模大大提高。簡(jiǎn)單的語(yǔ)言描述即可完成復(fù)雜的功能，而不需要手工繪圖。 第四， 芯片選擇更加靈活。設(shè)計(jì)師可在較短的時(shí)間內(nèi)采用各種結(jié)構(gòu)芯片來(lái)完成同一功能描述，從而在設(shè)計(jì)規(guī)模、速度、芯片價(jià)格及系統(tǒng)性能要求等方面進(jìn)行平衡，選擇最佳結(jié)果。目前最為常用的功能描述方法是采用均已成為國(guó)際標(biāo)準(zhǔn)的兩種硬件描述語(yǔ)言 VHDL和 Verilog HDL。 VHDL硬件描述語(yǔ)言 VHDL的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language,誕生于 1982年。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含 有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體 (可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng) )分成外部 (或稱可 視 部分 ,及端口 )和內(nèi)部 (或稱不可視部分 )，既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。應(yīng)用 VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。 1. 與其他的硬件描述語(yǔ)言相比， VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開(kāi)具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 8 2. VHDL豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 3. VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 4. 對(duì)于用 VHDL完成的一個(gè)確定的設(shè) 計(jì)，可以利用 EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把 VHDL描述設(shè)計(jì)轉(zhuǎn)變成門(mén)級(jí)網(wǎng)表。 5. VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì) Quartus II 簡(jiǎn)介 Quartus II軟件是 Altera公司在 MAX+PLUS II軟件基礎(chǔ)上推出的一種更佳的設(shè)計(jì)軟件。對(duì)于一個(gè)高性能、價(jià)格合理、盡快面市的方案，結(jié)合使用 Quartus II軟件和 Altera FPGA將是非常好的選擇。Quartus II 軟件比所有競(jìng)爭(zhēng)產(chǎn)品具有更佳的 集成設(shè)計(jì)環(huán)境 (例如綜合、仿真、邏輯分析和布局布線 )。Quartus II 平面配置器在輸入引腳至所有連接邏輯的信號(hào)追蹤上，表現(xiàn)出色。集成的 Signal Tap II邏輯分析器非常易于使用，不像 MAX+PLUS II那樣，還要購(gòu)買第三方開(kāi)發(fā)工具。 Quartus II 軟件比 MAX+PLUS II 更加可靠，用戶界面更加友好，特別是在仿真，節(jié)點(diǎn)發(fā)現(xiàn)和引腳分配等方面。同樣，圖形激勵(lì)生成器比第三方的仿真工具更快、更有效。轉(zhuǎn)換設(shè)計(jì)一直非常簡(jiǎn)單，在很短的時(shí)間內(nèi)，就可以適用到目標(biāo)器件中。 在 MAX+PLUS II軟件的基礎(chǔ)上 ， Quartus II軟件具有一些重要的優(yōu)點(diǎn)： 1. 支持器件： 支持 MAX 3000A、 7000AE、 MAX 7000B 和 MAX 7000S系列以及新的 MAX II系列。 支持 FLEX 10KE174。、 FLEX 10K174。、 FLEX 10KA、 ACEX、 FLEX 6000系列，以及最新的 Cyclone、 Stratix 和 Stratix II 系列 FPGA。 2. 性能： 對(duì)于 MAX 3000A、 MAX 7000AE、 MAX 7000B、 MAX 7000S、 FLEX 10K 和 ACEX設(shè)計(jì)，比 MAX+PLUS II 版本提供更好的平均性能表現(xiàn)。 (1) 對(duì) MAX設(shè)計(jì)，平均設(shè)計(jì)性能快 15％ 。 (2) 對(duì)給定的 MAX設(shè)計(jì)，所需器件資源平均少 5％。 3. 綜合： (1)一體化 RTL綜合不僅支持 AHDL，還支持最新的 VHDL和 Verilog語(yǔ)言標(biāo)準(zhǔn)。 (2)在綜合和設(shè)計(jì)實(shí)施之前， RTL瀏覽器提供 VHDL或者 Verilog設(shè)計(jì)的圖形表示 (僅限于 Quartus II軟件 )。 (3)支持所有的主要第三方綜合流程。 4. 高級(jí)功能： 高級(jí)功能支持 MAX II CPLD和最新的 FPGA器件系列： (1)PowerGauge? 功率分析功能支持 MAX 3000A, MAX 7000AE和 MAX 7000B 設(shè)計(jì)和最新的 FPGA 器件 (即將支持 MAX II CPLD器件 )。 9 (2)LogicLock? 基于模塊的設(shè)計(jì)流程 (3)SOPC Builder： 同 IP輕松集成 5. 編譯： (1)物理綜合優(yōu)化 (2)時(shí)序收斂平面配置編輯器 6. 驗(yàn)證功能： (1)多時(shí)鐘和多周期時(shí)序分析 (2)面向 FPGA設(shè)計(jì)的 SignalTap II 嵌入式邏輯分析器 7. 最后一刻設(shè)計(jì)改變支持 (ECO支持 )： (1)芯片編輯器 (將于 2020年下半年支持 MAX II) (2)漸進(jìn)式擬和 從 MAX+PLUS II軟件轉(zhuǎn)換到 Quartus II軟件非常容易，現(xiàn)在可以用 Quartus II進(jìn)行所有的 Altera新設(shè)計(jì)。 Quartus II 軟件最新版非常實(shí)用，根本不用再回到老版本去完成一個(gè)設(shè)計(jì)。轉(zhuǎn)到 Quartus II軟件的一個(gè)主要原因是其出眾的實(shí)現(xiàn)時(shí)序收斂的能力，這對(duì)大部分有難度的工程是不可缺少的。如果將Altera CPLD或 FPGA中的所有邏輯資源全部用上，即使這樣，仍舊能夠滿足速度需要。比較包括 Xilinx在內(nèi)的其他 PLD供貨商的開(kāi)發(fā)工具，只有 Quartus II軟件才是最容易使 用的。 3 總體系統(tǒng)設(shè)計(jì)及資源 選擇 系統(tǒng)設(shè)計(jì)要求 與內(nèi)容 根據(jù)本系統(tǒng)設(shè)計(jì)要求，采用 大規(guī)?？删幊踢壿嬈骷?(Field－ Programmable Gate Array)，使用 VHDL語(yǔ)言，利用 Altera提供的 FPGA/CPLD開(kāi)發(fā)集成環(huán)境 QuartusⅡ調(diào)試開(kāi)發(fā)。設(shè)計(jì)一個(gè)液晶顯示模塊 LCM的接口控制電路， 以 FPGA為核心 , 通過(guò) 控制硬件電路和基于硬件描述語(yǔ)言 (VHDL)的各功能模塊 ： 邏輯陣列塊 LAB（ Logic array block）、嵌入式陣列塊 EAB（ embedded array block）、快速互聯(lián)以及 IO單元 ，以及 外圍驅(qū)動(dòng)電路 ，能夠?qū)崿F(xiàn)對(duì) LCM的有效控制，并且能 點(diǎn)陣液晶屏 上顯示中文和英文兩種字符，還可以通過(guò)下載并測(cè)試電路功能，分析芯片資源的占用情況。 系統(tǒng)設(shè)計(jì)總體框圖如圖 所示，在系統(tǒng)上電后