【文章內(nèi)容簡介】 2 圖 23 FPGA 控制系統(tǒng)框圖 本設(shè)計將通過上位機(jī)控制來執(zhí)行按鍵操作，為了系統(tǒng)簡化溫度傳感器用加熱時間來代替，防干燒傳感器和防溢出傳感器采用撥碼開關(guān)替代。相關(guān)操作通過上位機(jī)指示燈和下位機(jī)液晶 1602 來顯示。 天津職業(yè)技術(shù)師范大 學(xué) 2021 屆本科生畢業(yè)設(shè)計 6 方案比較與 選擇 采用單片機(jī)設(shè)計具有成本低、易于控制的優(yōu)點。設(shè)計是：通過軟件編程，仿真，調(diào)試，符合要求后將程序用編程器寫入到單片機(jī)芯片上。利用單片機(jī)的中斷響應(yīng)等待的請求，進(jìn)行相應(yīng)的處理。利用 單片機(jī)采集來的數(shù)據(jù)，來控制豆?jié){機(jī)的工作狀態(tài) 。但這種設(shè)計外圍電路較多而時序?qū)崿F(xiàn)能力較弱，調(diào)試復(fù)雜，抗干擾能力差，特別對這種豆?jié){機(jī)的強電控制，由于主要是軟件運作，容易出錯，造成系統(tǒng)不穩(wěn)定。 采用 FPGA設(shè)計，設(shè)計者只需用 HDL語言完成系統(tǒng)功能的描述，借助 EDA工具就可得到設(shè)計結(jié)果，將編譯后的代碼下載到目標(biāo)芯片就可在硬件上實現(xiàn) 。 采用 PLD設(shè)計，將所有器件集成在一塊芯片上，體積大大減小的同時還提高了穩(wěn)定性，并且可應(yīng)用 EDA軟件仿真，調(diào)試，易于進(jìn)行功能擴(kuò)展，外圍電路較少，采用硬件邏輯電路實現(xiàn)，其最大的優(yōu)點是穩(wěn)定性好，抗干擾能力強，非常適合作為 豆?jié){機(jī) 的系統(tǒng)的控制核心 ?；趯σ陨细鱾€因素的考慮，決定采用以 FPGA為核心，用 VHDL編程來實現(xiàn) 豆?jié){機(jī) 的設(shè)計方法，實現(xiàn) 豆?jié){機(jī) 控制電路 的設(shè)計，提升設(shè)計的可行性。 綜上所述，本設(shè)計是基于 FPGA的 豆?jié){機(jī) 控制電路的設(shè)計。 天津職業(yè)技術(shù)師范大 學(xué) 2021 屆本科生畢業(yè)設(shè)計 7 3 豆?jié){機(jī)性能指標(biāo) 豆?jié){機(jī)工作原理 豆?jié){ 機(jī)由上位機(jī)控制下位操作，由下位執(zhí)行上位機(jī)控制信號。上位機(jī)給下位機(jī) 控制數(shù)據(jù)； 下位機(jī)給上位機(jī)傳送水位高、水位低、添加水、添加豆子、添加水果信號，上位機(jī)不同的操作在下位執(zhí)行時，電機(jī)驅(qū)動能力也不同，液晶顯示內(nèi)容也不同。系統(tǒng)執(zhí)行過程是不具有可逆性的。 設(shè)計要求 (1) 實時顯示時間。 (2) 誤操作實時報警提示。 (3) 液晶顯示豆?jié){機(jī)狀態(tài)。 (4) 具有磨豆?jié){，榨取果汁及清洗功能。 (5) 具有加熱和研磨操作。 (6) 具有遠(yuǎn)距離操作功能。 實現(xiàn)方案 (1) 實時顯示：利用上位機(jī)軟件顯示當(dāng)前時間及操作剩余時間。 (2) 誤操作實時報警 提示：利用上位機(jī)提示高水位，低水位及其它誤操作報警提示，當(dāng)操作改正時，報警消失。 (3) 液晶顯示豆?jié){機(jī)狀態(tài)：通過下位機(jī)控制液晶實時顯示系統(tǒng)當(dāng)前操作。 (4) 具有磨豆?jié){，榨取果汁及清洗功能：通過上位機(jī)控制，由下位機(jī)執(zhí)行控制電機(jī)操作，不同的選擇 使得 電機(jī)速度也不同。 (5) 具有加熱和研磨操作：由上位機(jī)控制，在上位機(jī)和下位機(jī)同時顯示。 (6) 具有遠(yuǎn)距離操作功能：上位機(jī)和下位機(jī)通過異步通信方式傳輸數(shù)據(jù)，采用RS232三線通信原理進(jìn)行通信，端口號設(shè)為串口 4，波特率為 4800bps， 10位數(shù)據(jù)幀傳輸。 天津職業(yè)技術(shù)師范大 學(xué) 2021 屆本科生畢業(yè)設(shè)計 8 4 豆?jié){機(jī)控制電路硬件設(shè)計 硬件總體方案設(shè)計 本系統(tǒng)采用 FPGA EP1C3T144C8N 核心板作為中央處理器，采用 I/O 口控制LCD1602 顯示，實現(xiàn)豆?jié){機(jī)研磨功能，果汁操作功能。本系統(tǒng)主要由 FPGA 核心模塊、按鍵模塊、液晶顯示模塊、傳感器模塊以及電機(jī)驅(qū)動模塊五部分組成，具體系統(tǒng)框圖 如圖 41 所示。 下 位 機(jī)（ F P G A ） 液 晶1 6 0 2 傳 感 器 （ 撥 碼 開 關(guān) ） 電 機(jī) 上 位 機(jī) R S 2 3 2 圖 41電路系統(tǒng)框圖 FPGA 核心模塊 FPGA 核心模塊是整個系統(tǒng)的核心，它擔(dān)負(fù)著整個系統(tǒng)的時序 控制、數(shù)據(jù)采集和處理的任務(wù)。本系統(tǒng)的 FPGA 核心模塊主要由 FPGA 芯片、電源、時鐘源、 FPGA 配置電路、下載接口電路組成。 FPGA 芯片 FPGA 芯片采用 Altera 公司的 Cyclone 系列的 EP1C3T144C8N， 其 I/O 電壓為， 內(nèi)核電壓為 ，一個鎖相環(huán)，約 3 萬門、 6 萬 RAM bit， 144 個引腳。 FPGA的 I/O 引腳 按其功能可以分為四部分 ， 且每個 BANK 的 I/O 引腳供電是獨立的，BANK1~BANK4 引腳圖如 圖 42 所示 。 電源 如圖 43 所示 ,本核心板的所有 I/O 腳都采用 電壓標(biāo)準(zhǔn)，因此所有的 VCCIO都連接 ， VCCINT 為 FPGA 內(nèi)核工作電壓輸入， Cyclone 系列的 FPGA 均采用 的內(nèi)核電壓，所以這里連接 。 天津職業(yè)技術(shù)師范大 學(xué) 2021 屆本科生畢業(yè)設(shè)計 9 . IO,LVDS71p37IO,LVDS71n38IO,LVDS69p(DQ1B7)39IO,LVDS69n(DQ1B6)40IO,LVDS68p(DQ1B5)41IO,LVDS68n(DQ1B4)42IO,DPCLK7(DQS1B)47IO,VREF2B448IO,LVDS67p49IO,LVDS63p50IO,LVDS63n51IO,LVDS62p52IO,LVDS62n53IO,VREF1B456IO,LVDS61p(DM1B)57IO,LVDS61n58IO,LVDS59n59IO60IO,VREF0B461IO,DPCLK6(DQS0B)62IO,LVDS55p(DQ1B3)67IO,LVDS55n(DQ1B2)68IO,LVDS54p(DQ1B1)69IO,LVDS54n(DQ1B0)70IO,LVDS52p71IO,LVDS52n72U1HEP1C3T144C8IO,LVDS14p(INT_DONE)(DM1L)1IO,LVDS14n(CRC_ERROR)(DQ1L0)2IO,LVDS13p(CLKUSR)(DQ1L1)3IO,LVDS13n4IO,VREF0B15IO(DQ1L2)6IO,LVDS12p(DQ1L3)7IO,DPCLK110IO,VREF1B111IO(nCSO)12IO(ASDO)25IO,PLL1_OUTp26IO,PLL1_OUTn27IO,DPCLK0(DQS1L)28IO,VREF2B131IO(DQ1L4)32IO,LVDS1p(DQ1L5)33IO,LVDS1n(DQ1L6)34IO,LVDS0p(DQ1L7)35IO,LVDS0n36U1EEP1C3T144C8SD_A4SD_A5SD_A6SD_A7SD_A8SD_A9SD_A11SD_CKESD_CLKASDInCSOSD_DQ8SD_DQ9SD_DQ10SD_DQ11SD_DQ12SD_DQ13SD_DQ14SD_DQ15SD_WEVGA_R0VGA_G2VGA_G1VGA_G0VGA_B0VGA_B1VSYHSYKEY4KEY3KEY2KEY1TI_INRI_OUTSPI_CLKSPI_MISOSD_A0SD_A1SD_A2SD_A3SD_A10SD_BA0SD_BA1SD_CSSD_RASSD_CASC38C39C40BANK 1BANK 4 a) b) IO,LVDS34n109IO,LVDS34p110IO,LVDS32n(DQ0T0)111IO,LVDS32p(DQ0T1)112IO,LVDS31n(DQ0T2)113IO,LVDS31p(DQ0T3)114IO,DPCLK3(DQS0T)119IO,VREF0B2120IO121IO,LVDS27n122IO,LVDS25n(DM0T)123IO,LVDS25p124IO,VREF1B2125IO,LVDS24n128IO,LVDS24p129IO,LVDS23n130IO,LVDS23p131IO,LVDS19p132IO,VREF2B2133IO,DPCLK2(DQS1T)134IO,LVDS18n(DQ0T4)139IO,LVDS18p(DQ0T5)140IO,LVDS17n(DQ0T6)141IO,LVDS17p(DQ0T7)142IO,LVDS15n(DEV_CE)143IO,LVDS15p(DEV_CLRn)144U1GEP1C3T144C8IO,LVDS51n73IO,LVDS51p74IO,LVDS50n75IO,LVDS50p76IO,LVDS49n(DQ1R7)77IO,VREF2B378IO,LVDS49p(DQ1R6)79IO,DPCLK5(DQS1R)82IO,LVDS48n(DQ1R5)83IO,LVDS48p(DQ1R4)84IO,LVDS47n(DM1R)85IO,VREF1B396IO,LVDS39p(DQ1R3)97IO,LVDS38n(DQ1R2)98IO,LVDS38p(DQ1R1)99IO,DPCLK4(DQS0R)100IO(DQ1R0)103IO,VREF0B3104IO,LVDS36n105IO,LVDS36p106IO,LVDS35n107IO,LVDS35p108U1FEP1C3T144C8RST nSD_DQ0SD_DQ1SD_DQ2SD_DQ3SD_DQ4SD_DQ5SD_DQ6SD_DQ7DS_STCPDS_DATAPIN128DS_SHCPPIN125PIN109PIN110PIN111PIN112PIN113PIN114PIN119PIN120PIN121PIN122PIN123PIN124PIN96PIN97PIN98PIN99PIN100PIN103PIN104PIN105PIN106PIN107PIN108SW01SW02SW03SW04SW05SW06SW07SW08VGA_R2VGA_R1BANK 2 BANK 3 c) d) 圖 42 EP1C3T144 BANK1～ BANK4 引腳 VCCIO18VCCIO129VCCIO2115VCCIO2137VCCIO381VCCIO3102VCCIO444VCCIO466VCCINT117VCCINT64VCCINT55VCCINT46VCCINT126VCCINT135U1AEP1C3T144C8GND9GND30GND43GND45GND54GND63GND65GND80GND101GND116GND118GND127GND136GND138U1BEP1C3T144C8 圖 43 I/O 電壓、內(nèi)核電壓連接圖 天津職業(yè)技術(shù)師范大 學(xué) 2021 屆本科生畢業(yè)設(shè)計 10 時鐘源 無論是用離散邏輯、可編程邏輯，還是基于其 他類型器件的任何數(shù)字設(shè)計，系統(tǒng)的成功運行都要依靠可靠的時鐘。一些對實時性和同步性要求較高的系統(tǒng)，如數(shù)據(jù)采集系統(tǒng)，甚至不能使用任何可能含有毛刺的輸出作為時鐘信號 。 在 CPLD/FPGA 設(shè)計中最好的時鐘方案是：由專用的全局時鐘輸入引腳驅(qū)動的單個主時鐘去鐘控設(shè)計項目中的每一個觸發(fā)器 。 CPLD/FPGA 都具有專門的全局時鐘引腳，它直接連到器件中的每一個寄存器。這種全局時鐘提供器件中最短的時鐘到輸出的延時。 在本系統(tǒng)中 FPGA EP1C3T144C8N 提供 4 路時鐘供用戶使用，板載 50M 有源晶振，可以根據(jù)需要進(jìn)行 PLL 定制，或者直接分頻處理。本系統(tǒng)時鐘接線 如圖 44 所示 。 33R7EN1GND2OUT3VCC4X150MHzEN1GND2OUT3VCC4X2nMHzC30C29 33R10CLK0 CLK2CLK0,LVDSCLK1p16CLK1,LVDSCLK1n17CLK2,LVDSCLK2p93CLK3,LVDSCLK2n92U1DEP1C3T144C8