基于fpga的數(shù)據(jù)采集系統(tǒng)電路設(shè)計(jì)畢業(yè)設(shè)計(jì)論文(編輯修改稿)
2024-07-15 17:10 本頁面
【文章內(nèi)容簡介】 09時(shí)采到一個(gè)數(shù)據(jù)，并將它存入RAM中。當(dāng)WREN=‘0’時(shí)，采樣禁止，允許讀出RAM中的數(shù)據(jù)。把示波器接到DAC0832的輸出端就能看到波形。： CNT10B RAM8設(shè)計(jì)RAM8是LAM_RAM，它有8位數(shù)據(jù)線和9位地址線。WREN是寫時(shí)能，高電平有效。： RAM8由芯片EP2C8Q208C8N產(chǎn)生的20MHz的時(shí)鐘做輸入，經(jīng)過分頻以后，一路輸出與芯片EP2C8Q208C8N的169引腳相連的500KHz的時(shí)鐘，另一路則輸出給ADC0809供電的10KHz的時(shí)鐘。： 時(shí)鐘控制，圖中D為8位數(shù)據(jù)輸入，CLK為系統(tǒng)時(shí)鐘輸入信號(hào)頻率，由系統(tǒng)時(shí)鐘信號(hào)輸入電路控制。Q為RAM8的8位輸出，與DAC0832相接。 系統(tǒng)頂層原理框圖： 系統(tǒng)頂層仿真圖：系統(tǒng)各模塊VHDL程序見附錄二。第三章 系統(tǒng)軟硬件調(diào)試根據(jù)系統(tǒng)總體要求，把寫好的VHDL程序進(jìn)行引腳鎖定，綜合，適配，編程下載，調(diào)試。將線性電源模塊、數(shù)據(jù)采集模塊、FPGA模塊、數(shù)據(jù)輸出模塊及按鍵控制模塊連接好，時(shí)鐘頻率由系統(tǒng)時(shí)鐘信號(hào)輸入電路提供，然后通過JTAG下載模式在線將生成的配置文件寫入芯片中，： 程序下載通過反復(fù)調(diào)試、修改、功能驗(yàn)證確認(rèn)無誤后，用示波器探頭接DAC0832輸出端。測(cè)得的實(shí)驗(yàn)數(shù)據(jù)見表1：表1 系統(tǒng)測(cè)試數(shù)據(jù)輸入波形的頻率輸出波形的頻率 Hz Hz Hz Hz Hz Hz Hz Hz Hz Hz Hz Hz Hz Hz Hz Hz Hz Hz，具有較高的精度，基本達(dá)到了設(shè)計(jì)要求。結(jié)論本設(shè)計(jì)從可編程邏輯器件（FPGA）著手，用VHDL語言，結(jié)合ADC080DAC083TL082等芯片實(shí)現(xiàn)了數(shù)據(jù)采集與輸出。首先通過對(duì)數(shù)據(jù)采集原理進(jìn)行分析，總體上提出實(shí)現(xiàn)數(shù)據(jù)采集與輸出方案，通過CNT10B和RAM8等模塊的設(shè)計(jì)，用FPGA實(shí)現(xiàn)了數(shù)據(jù)的采集與輸出，并完成了軟硬件設(shè)計(jì)和調(diào)試。其放大電路和濾波電路用的芯片是TL082，其放大倍數(shù)合適，低通濾波性能較好，輸出波形較為平滑。同時(shí)，設(shè)計(jì)中還存在一些不足之處，主要表現(xiàn)在以下幾個(gè)方面。第一，外圍電路的數(shù)據(jù)采集模塊不夠理想，成為影響波形輸出的主要因素，可以用更好的AD芯片。第二，濾波部分可以找到更合適的濾波器件，以提高波形的平滑度。第三，RAM8采用8位，針對(duì)輸出平坦度不夠的問題，可以通過軟硬件修正的方法來解決，可以擴(kuò)充ROM的容量。致謝首先要感謝指導(dǎo)老師的嚴(yán)格指導(dǎo)和親切關(guān)懷，從一開始選題方向的指導(dǎo)，以及VHDL程序上的幫助，又提供了實(shí)驗(yàn)室這么好的良好的設(shè)計(jì)環(huán)境和條件，最終才使我能夠順利完成項(xiàng)目的設(shè)計(jì)。同時(shí)也感謝同組的同學(xué)以及我們專業(yè)其他同學(xué)，此次設(shè)計(jì)的順利完成少不了你們的毫無保留幫助和傾盡全力的支持，在此我衷心感謝你們。由于自身水平有限，設(shè)計(jì)中難免存在一些不足之處，敬請(qǐng)各位老師批評(píng)指正。參考文獻(xiàn)英文翻譯Digital acquisition system circuit based on FPGAPhysics and information engineering collegeElectronic information science and technology major 070303029 Borui Lifaculty adviser Yongxi Zeng lecturer【Abstract】: This paper introduces the working principle and design process of the data acquisition system circuit based on FPGA. According to the principle of data collection technology, Altera pany in EP2C8Q208C8N chip in for the core device, collect data by the ADC0809 output data by the DAC0832, through the VHDL language programming plete simple oscilloscope software design, pilation, debugging, simulation and download and peripheral hardware circuit, and bining the final design debugging, data acquisition system circuit in Quartus II platform.【key words】: FPGA；Quartus II；VHDL；data acquisition附錄一 線性電源、FPGA外圍電路和FPGA最小系統(tǒng)連接口PCB線性電源FPGA外圍電路和FPGA最小系統(tǒng)連接口附錄二 系統(tǒng)各模塊VHDL程序時(shí)鐘控制的VHDL源程序：library
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