【文章內(nèi)容簡(jiǎn)介】 D,D反8個(gè)輸出。圖中每一個(gè)叉表示相連（可編程熔絲導(dǎo)通），所以得到：f= f1 + f2 = (A*C*!D) + (B*C*!D) 。這樣組合邏輯就實(shí)現(xiàn)了。 圖3電路中D觸發(fā)器的實(shí)現(xiàn)比較簡(jiǎn)單，直接利用宏單元中的可編程D觸發(fā)器來(lái)實(shí)現(xiàn)。時(shí)鐘信號(hào)CLK由I/O腳輸入后進(jìn)入芯片內(nèi)部的全局時(shí)鐘專(zhuān)用通道，直接連接到可編程觸發(fā)器的時(shí)鐘端?？删幊逃|發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。這樣FPGA就完成了圖3所示電路的功能。 FPGA的設(shè)計(jì)方法FPGA的常用設(shè)計(jì)方法包括“自頂向下”和“自下而上”。目前大規(guī)模FPGA設(shè)計(jì)一般選擇“自頂向下”的設(shè)計(jì)方法。所謂“自頂向下”設(shè)計(jì)方法，簡(jiǎn)單地說(shuō)，就是采用可完全獨(dú)立于芯片廠商及其產(chǎn)品結(jié)構(gòu)的描述語(yǔ)言，在功能級(jí)對(duì)設(shè)計(jì)產(chǎn)品進(jìn)行定義，并結(jié)合功能仿真技術(shù)，以確保設(shè)計(jì)的正確性，在功能定義完成后，利用邏輯綜合技術(shù)，把功能描述轉(zhuǎn)換成某一具體結(jié)構(gòu)芯片的網(wǎng)表文件，輸出給廠商的布局布線器進(jìn)行布局布線。布局布線結(jié)果還可反標(biāo)回同一仿真器，進(jìn)行包括功能和時(shí)序的后驗(yàn)證，以保證布局布線所帶來(lái)的門(mén)延時(shí)和線延時(shí)不會(huì)影響設(shè)計(jì)的性能?！白皂斚蛳隆痹O(shè)計(jì)方法的優(yōu)越性是顯而易見(jiàn)的。首先，由于功能描述可以完全獨(dú)立于芯片結(jié)構(gòu)，在設(shè)計(jì)的最初階段，設(shè)計(jì)師可不受芯片結(jié)構(gòu)的約束，集中精力進(jìn)行產(chǎn)品設(shè)計(jì)，進(jìn)而避免了傳統(tǒng)設(shè)計(jì)方法所帶來(lái)的重新再設(shè)計(jì)風(fēng)險(xiǎn)，大大縮短了設(shè)計(jì)周期。其次，設(shè)計(jì)的再利用得到保證。目前的電子產(chǎn)品正向模塊化方向發(fā)展。所謂模塊化就是對(duì)以往設(shè)計(jì)成果進(jìn)行修改、組合和再利用，產(chǎn)生全新的或派生設(shè)計(jì)。而“自頂向下”設(shè)計(jì)方法的功能描述可與芯片結(jié)構(gòu)無(wú)關(guān)。因此，可以以一種IP(Intelligence Property 知識(shí)產(chǎn)權(quán))的方式進(jìn)行存檔，以便將來(lái)重新利用。第三，設(shè)計(jì)規(guī)模大大提高。簡(jiǎn)單的語(yǔ)言描述即可完成復(fù)雜的功能，而不需要手工繪圖。第四，芯片選擇更加靈活。設(shè)計(jì)師可在較短的時(shí)間內(nèi)采用各種結(jié)構(gòu)芯片來(lái)完成同一功能描述，從而在設(shè)計(jì)規(guī)模、速度、芯片價(jià)格及系統(tǒng)性能要求等方面進(jìn)行平衡，選擇最佳結(jié)果。目前最為常用的功能描述方法是采用均已成為國(guó)際標(biāo)準(zhǔn)的兩種硬件描述語(yǔ)言VHDL和Verilog HDL。 VHDL硬件描述語(yǔ)言VHDL的英文全名是VeryHighSpeed Integrated Circuit Hardware Description Language,誕生于1982年。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類(lèi)似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)設(shè)計(jì)實(shí)體(可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng))分成外部(或稱(chēng)可視部分,及端口)和內(nèi)部(或稱(chēng)不可視部分)，既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。1. 與其他的硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開(kāi)具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。2. VHDL豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。3. VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。4. 對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門(mén)級(jí)網(wǎng)表。5. VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì) Quartus II簡(jiǎn)介Quartus II軟件是Altera公司在MAX+PLUS II軟件基礎(chǔ)上推出的一種更佳的設(shè)計(jì)軟件。對(duì)于一個(gè)高性能、價(jià)格合理、盡快面市的方案，結(jié)合使用Quartus II軟件和Altera FPGA將是非常好的選擇。Quartus II軟件比所有競(jìng)爭(zhēng)產(chǎn)品具有更佳的集成設(shè)計(jì)環(huán)境(例如綜合、仿真、邏輯分析和布局布線)。Quartus II平面配置器在輸入引腳至所有連接邏輯的信號(hào)追蹤上，表現(xiàn)出色。集成的Signal Tap II邏輯分析器非常易于使用，不像MAX+PLUS II那樣，還要購(gòu)買(mǎi)第三方開(kāi)發(fā)工具。Quartus II軟件比MAX+PLUS II更加可靠，用戶界面更加友好，特別是在仿真，節(jié)點(diǎn)發(fā)現(xiàn)和引腳分配等方面。同樣，圖形激勵(lì)生成器比第三方的仿真工具更快、更有效。轉(zhuǎn)換設(shè)計(jì)一直非常簡(jiǎn)單，在很短的時(shí)間內(nèi)，就可以適用到目標(biāo)器件中。在MAX+PLUS II軟件的基礎(chǔ)上，Quartus II軟件具有一些重要的優(yōu)點(diǎn)：1. 支持器件：支持MAX 3000A、7000AE、MAX 7000B 和 MAX 7000S系列以及新的MAX II系列。支持 FLEX 10KE174。、FLEX 10K174。、FLEX 10KA、ACEX、FLEX 6000系列，以及最新的Cyclone、Stratix 和 Stratix II 系列FPGA。2. 性能： 對(duì)于MAX 3000A、MAX 7000AE、MAX 7000B、MAX 7000S、FLEX 10K 和ACEX設(shè)計(jì)，比MAX+PLUS II 。(1) 對(duì)MAX設(shè)計(jì)，平均設(shè)計(jì)性能快15％。(2) 對(duì)給定的MAX設(shè)計(jì)，所需器件資源平均少5％。3. 綜合：(1)一體化RTL綜合不僅支持AHDL，還支持最新的VHDL和Verilog語(yǔ)言標(biāo)準(zhǔn)。(2)在綜合和設(shè)計(jì)實(shí)施之前，RTL瀏覽器提供VHDL或者Verilog設(shè)計(jì)的圖形表示(僅限于Quartus II軟件)。(3)支持所有的主要第三方綜合流程。4. 高級(jí)功能：高級(jí)功能支持MAX II CPLD和最新的FPGA器件系列：(1)PowerGauge? 功率分析功能支持MAX 3000A, MAX 7000AE和MAX 7000B設(shè)計(jì)和最新的FPGA器件(即將支持MAX II CPLD器件)。(2)LogicLock? 基于模塊的設(shè)計(jì)流程(3)SOPC Builder： 同IP輕松集成5. 編譯：(1)物理綜合優(yōu)化(2)時(shí)序收斂平面配置編輯器6. 驗(yàn)證功能：(1)多時(shí)鐘和多周期時(shí)序分析(2)面向FPGA設(shè)計(jì)的SignalTap II 嵌入式邏輯分析器7. 最后一刻設(shè)計(jì)改變支持(ECO支持)：(1)芯片編輯器(將于2004年下半年支持MAX II)(2)漸進(jìn)式擬和從MAX+PLUS II軟件轉(zhuǎn)換到Quartus II軟件非常容易，現(xiàn)在可以用Quartus II進(jìn)行所有的Altera新設(shè)計(jì)。Quartus II軟件最新版非常實(shí)用，根本不用再回到老版本去完成一個(gè)設(shè)計(jì)。轉(zhuǎn)到Quartus II軟件的一個(gè)主要原因是其出眾的實(shí)現(xiàn)時(shí)序收斂的能力，這對(duì)大部分有難度的工程是不可缺少的。如果將Altera CPLD或FPGA中的所有邏輯資源全部用上，即使這樣，仍舊能夠滿足速度需要。比較包括Xilinx在內(nèi)的其他PLD供貨商的開(kāi)發(fā)工具，只有Quartus II軟件才是最容易使用的。3 總體系統(tǒng)設(shè)計(jì)及資源選擇 系統(tǒng)設(shè)計(jì)要求與內(nèi)容根據(jù)本系統(tǒng)設(shè)計(jì)要求，采用大規(guī)?？删幊踢壿嬈骷?Field－Programmable Gate Array)，使用VHDL語(yǔ)言，利用Altera提供的FPGA/CPLD開(kāi)發(fā)集成環(huán)境QuartusⅡ調(diào)試開(kāi)發(fā)。設(shè)計(jì)一個(gè)液晶顯示模塊LCM的接口控制電路，以FPGA為核心, 通過(guò)控制硬件電路和基于硬件描述語(yǔ)言(VHDL)的各功能模塊：邏輯陣列塊LAB（Logic array block）、嵌入式陣列塊EAB（embedded array block）、快速互聯(lián)以及IO單元，以及外圍驅(qū)動(dòng)電路，能夠?qū)崿F(xiàn)對(duì)LCM的有效控制，并且能點(diǎn)陣液晶屏上顯示中文和英文兩種字符，還可以通過(guò)下載并測(cè)試電路功能，分析芯片資源的占用情況。，在系統(tǒng)上電后，F(xiàn)PGA將首先對(duì)系統(tǒng)進(jìn)行初始化操作，在初始化操作中最重要的是寄存器的復(fù)位，顯示開(kāi)關(guān)的控制，功能設(shè)置以及對(duì)顯示屏幕進(jìn)行清屏。之后通過(guò)顯示控制模塊對(duì)LCD進(jìn)行顯示的控制。顯示控制模塊主要負(fù)責(zé)在LCD顯示多行字符時(shí)進(jìn)行換行操作，在用戶指定數(shù)據(jù)在屏幕的指定顯示位置時(shí)設(shè)置該位置所對(duì)應(yīng)的RAM的值，以及在圖像顯示時(shí)進(jìn)行的ROM地址重映射算法，和對(duì)LCD顯示區(qū)對(duì)應(yīng)RAM進(jìn)行的寫(xiě)入操作。其中的數(shù)據(jù)分別來(lái)自中英文字符模塊，動(dòng)態(tài)數(shù)據(jù)模塊，以及圖像數(shù)據(jù)模塊。對(duì)此模塊的設(shè)計(jì)，主體結(jié)構(gòu)以狀態(tài)機(jī)來(lái)實(shí)現(xiàn)。 系統(tǒng)設(shè)計(jì)總體框圖 系統(tǒng)開(kāi)發(fā)選用資源 液晶模塊選用本設(shè)計(jì)選用了帶ST7920驅(qū)動(dòng)的LCD1286412模塊來(lái)進(jìn)行設(shè)計(jì)和調(diào)試。該模塊自帶字庫(kù)。其中，1286412漢字圖形點(diǎn)陣液晶顯示模塊，可顯示漢字及圖形，內(nèi)置8192個(gè)中文漢字（16X16點(diǎn)陣），128個(gè)字符（8X16點(diǎn)陣）幾64X256點(diǎn)陣顯示RAM(GDRAM)。12864液晶顯示屏共有12864點(diǎn)陣，即每行顯示128點(diǎn)，每列顯示64點(diǎn)。此種型號(hào)的液晶顯示屏以中間間隔平均劃分為左屏和右屏分別顯示，均為6464點(diǎn)陣，而且各自都有獨(dú)立的片選信號(hào)控制選擇。先顯示左屏，左屏全部顯示完后才能顯示右屏。顯示屏上的顯示數(shù)據(jù)由顯示數(shù)據(jù)隨機(jī)存儲(chǔ)器DDRAM提供。DDRAM每字節(jié)中的每1個(gè)bit，對(duì)應(yīng)顯示屏上的1個(gè)點(diǎn)。bit值為1，對(duì)應(yīng)點(diǎn)顯示，反之不顯示。DDRAM與顯示屏的對(duì)應(yīng)位置如圖1所示。每半屏顯示數(shù)據(jù)共有512字節(jié)的DDRAM，分為8個(gè)數(shù)據(jù)頁(yè)來(lái)管理，這些頁(yè)對(duì)應(yīng)顯示屏從上到下編號(hào)為0－7頁(yè)，每頁(yè)64字節(jié)，涵蓋半邊顯示屏的64行64列8bit點(diǎn)陣數(shù)據(jù)。向顯示屏寫(xiě)數(shù)據(jù)實(shí)際上是向DDRAM中寫(xiě)數(shù)據(jù)，DDRAM不同頁(yè)和不同列中的字節(jié)數(shù)據(jù)唯一對(duì)應(yīng)顯示屏一行的8個(gè)顯示點(diǎn)。例如，向DDRAM第0頁(yè)的第0列寫(xiě)入數(shù)據(jù)00010100B，則顯示屏左上角第0列的8個(gè)顯示點(diǎn)只有從上往下的第3和5點(diǎn)顯示。不同頁(yè)和不同列DDRAM的尋址，通過(guò)左半屏和右半屏各自的頁(yè)地址計(jì)數(shù)器和列地址計(jì)數(shù)器實(shí)現(xiàn)，因此對(duì)顯示屏DDRAM寫(xiě)顯示數(shù)據(jù)前，需要先設(shè)置頁(yè)地址和列地址。 每一點(diǎn)對(duì)應(yīng)的地址信息 12864液晶顯示屏與內(nèi)部RAM的對(duì)應(yīng)關(guān)系主要技術(shù)參數(shù)和顯示特性：電源：VDD ~+（內(nèi)置升壓電路，無(wú)需負(fù)壓）顯示內(nèi)容：128 X 64行顯示顏色：黃綠顯示角度：6：00種直視LCD類(lèi)型：STN與MCU接口：8位或4位并行/3位串行配置LED背光外形尺寸外觀尺寸：9370 視域尺寸：7240mm 外觀尺寸圖外形尺寸： 外形尺寸表模塊引腳說(shuō)明： 模塊引腳管腳號(hào)管腳名稱(chēng)電平管腳功能描述1VSS0V電源地2VDD電源電壓3V0液晶顯示器驅(qū)動(dòng)電壓4D/IH/LD/I=“H”,表示DB7~DB0為顯示數(shù)據(jù)D/I=“L”,表示DB7~DB0為顯示指令數(shù)據(jù)5R/WH/LR/W=“H”,E=“H”,數(shù)據(jù)被讀到DB7~DB0R/W=“L”,E=“H→L”, DB7~DB0的數(shù)據(jù)被寫(xiě)到IR或DR6EH/L使能信號(hào)：R/W=“L”,E信號(hào)下降沿鎖存DB7~DB0 R/W=“H”,E=“H” DRAM數(shù)據(jù)讀到DB7~DB0(使能端，高電平有效)7DB0H/L數(shù)據(jù)線8DB1H/L數(shù)據(jù)線9DB2H/L數(shù)據(jù)線10DB3H/L數(shù)據(jù)線管腳號(hào)管腳名稱(chēng)電平管腳功能描述11DB4H/L數(shù)據(jù)線12DB5H/L數(shù)據(jù)線13DB6H/L數(shù)據(jù)線14DB7H/L數(shù)據(jù)線15CS1H/L左半屏片選信號(hào)，高電平有效16CS2H/L右半屏片選信號(hào)，高電平有效17RESETH/L復(fù)位信號(hào),低電平復(fù)位18VEE10VLCD驅(qū)動(dòng)負(fù)電壓19IED+DC+5V背光板電源20IEDDC0V背光板電源邏輯工作電壓（VDD）：~電源地（GND）：0V工作溫度（Ta）：0~+50℃（常溫）/ 20~70℃（寬溫）接口時(shí)序模塊有并行和串行兩種連接方法（時(shí)序如下）：a) 8位并行連接時(shí)序圖 MPU寫(xiě)資料到模塊 MPU從模塊讀出資料b) 串行連接時(shí)序圖 串行時(shí)序圖 時(shí)鐘周期表串行數(shù)據(jù)傳送共分三個(gè)字節(jié)完成：第一字節(jié)：串口控制——格式 11111ABC A為數(shù)據(jù)傳送方向控制：H表示數(shù)據(jù)從LCD到MCU，L表示數(shù)據(jù)從MCU到LCD。 B為數(shù)據(jù)類(lèi)型選擇： H表示數(shù)據(jù)室顯示數(shù)據(jù)，L表示數(shù)據(jù)室控制指令 C固定為0第二字節(jié)：（并行）8位數(shù)據(jù)的高4位——格式DDDD0000第三字節(jié)：（并行）8位數(shù)據(jù)的低4位——格式DDDD0000串行接口時(shí)序參數(shù)：（測(cè)試條件： T=25℃ VDD=）用戶指令集：指令表1：（RE=0：基本指令集） 基本指令表指令表2：（RE=1：擴(kuò)充指令集） 擴(kuò)充指令表備注： 當(dāng)模塊在接受指令前，微處理器必須先確認(rèn)內(nèi)部處于非忙碌狀態(tài)，即讀取BF標(biāo)志時(shí)BF需為0，方可接受新的指令；如果在送出一個(gè)指令前并不檢查BF標(biāo)志，那么在前一個(gè)指令和這個(gè)指令中間必須延遲一段較長(zhǎng)時(shí)間，即是等待前一個(gè)指令確實(shí)執(zhí)行完成，指令執(zhí)行的時(shí)間參考指令表中的個(gè)別指令說(shuō)明。 “RE”為基本指令集與擴(kuò)充指令集的選擇控制元，當(dāng)變更“RE”位元后，往后的指令集將維持在最后的狀態(tài)，除非再次變更“RE”位元，否則使用相同指令集時(shí)，不需每次重設(shè)“RE”位元。