【文章內容簡介】 1010011111110110101111011101111110111110011101111110111011111111010111111111101111111功能表中1和0分別表示高、低電平，畫出3線8線譯碼器的卡諾圖并推導出各輸出端的邏輯表達式：B7=EIamp。(~(A2amp。A1amp。A0))。 B6=EIamp。(~(A2amp。A1amp。(~A0)))。 B5=EIamp。(~(A2amp。(~A1)amp。A0))。 B4=EIamp。(~(A2amp。(~A1)amp。(~A0)))。B3=EIamp。(~( (~A2)amp。A1amp。A0))。 B2=EIamp。(~( (~A2)amp。A1amp。(~A0)))。B1=EIamp。(~( (~A2)amp。(~A1)amp。A0))。 B0=EIamp。(~( (~A2)amp。(~A1)amp。(~A0)))。利用3線8線譯碼器可以構成4線16線，5線32線或6線64線譯碼器。利用兩片3線8線譯碼器和一個反相器可以構成4線16線譯碼器，利用兩片3線8線譯碼器和2線4線譯碼器可以構成5線32線譯碼器，利用三片3線8線譯碼器可以構成6線64線譯碼器。 7段數(shù)碼管一個七段數(shù)碼管由七根發(fā)光二極管 LED或液晶顯示管LCD構成，分別命名為a到f ( 圖1)。在電路上,每根數(shù)碼管一旦加上電壓 ,它就會變亮 。轉換到邏輯上 ,如果要顯示1到10中的某個數(shù)字 ,首先求出它的四位BCD碼 ,然后通過一個譯碼電路,得到一個七位二進制數(shù) ,這七個數(shù)字順序對應a到f 。哪一個管子為1,就表示那一根對應的數(shù)碼管是亮的 。圖 1 顯赤“5”時的七段數(shù)碼管例如 :輸入的BCD碼是DCBA = 0101時，七段數(shù)碼管的 a ,c ,d ,f,g各段應該同時變亮 ,從而能夠顯示出 “5”字 型 。這時輸出的七位二進制 數(shù) 是 a bcdefg = 1011011。根據(jù)組成0到9的十個字形的不同要求 ,我們就得到了如表 43 所示的真值表 。表 43 七段數(shù)碼管的譯碼電路真值表根據(jù)這個真值表 ,就可以得到譯碼電路的邏輯 表達式 (采用或非門) :可以看到這個邏輯表達式極為復雜 。如果采用門電路直接進行搭建 ,工作量也是很大的 。Matlab的仿真工具提供了一個組合邏輯模塊,這個模塊的 使用方法是直接寫出輸入輸出的真值表 ,而不用理會這個真值表是如何實現(xiàn)的 ,從而大大減少了工作量 。 4選1數(shù)據(jù)選擇器在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路，叫做數(shù)據(jù)選擇器，也稱多路選擇器或多路開關。數(shù)據(jù)選擇器(MUX)的邏輯功能是在地址選擇信號的控制下，從多路數(shù)據(jù)中選擇一路數(shù)據(jù)作為輸出信號。常見的數(shù)據(jù)選擇器有4選1數(shù)據(jù)選擇器、8選1數(shù)據(jù)選擇器（型號為741574LS15742574LS151）、16選1數(shù)據(jù)選擇器（可以用兩片74151連接起來構成）等之分。數(shù)據(jù)選擇器的電路結構一般由與或門陣列組成，也有用傳輸門開關和門電路混合而成的。下面以4選1數(shù)據(jù)選擇器為例進行分析，其真值表如表45所示。表44 4選1數(shù)據(jù)選擇器功能表輸入地址輸出S1S0Y00I001I110I211I3當輸入地址為00時，輸出信號為I0；當輸入地址為01時，輸出信號為I1；當輸入地址為10時，輸出信號為I2；當輸入地址為11時，輸出信號為I3。根據(jù)功能表可以寫出輸出信號Y的表達式：Y=((~S2)amp。(~S1)amp。I0)|((~S2)amp。S1amp。I1)|(S2amp。(~S1)amp。I2)|(S2amp。S1amp。I3)。 時序邏輯電路 并行寄存器 寄存器用于存儲一組二進制代碼，它被廣泛地應用于各類數(shù)字系統(tǒng)和數(shù)字計算機。觸發(fā)器是數(shù)字電路中基本的存儲單元，每一個觸發(fā)器可以存儲一位二進制數(shù)，所以用N個觸發(fā)器組成的寄存器可以存儲一組N位的二進制數(shù)。為了控制數(shù)字信號的接收和清除，寄存器電路中必須還有相應的控制電路，與觸發(fā)器配合使用。所以寄存器中都包含有觸發(fā)器堆和控制電路這兩個部分?？刂齐娐范际怯砷T電路構成的。本次設計使用的是基本的RS觸發(fā)器設計一個2位并行寄存器。 RS觸發(fā)器工作原理Simulink中提供了基本RS觸發(fā)器的模塊——SR FlipFlop。RS觸發(fā)器有兩個輸入信號，兩個輸出信號。其輸入輸出邏輯表達式如下：。其中第二個式子是約束條件，即要求RS觸發(fā)器的兩個輸入至少一個為0，否則將會出現(xiàn)不確定的情況。由于兩個輸出互為相反數(shù)，所以不用給出!Q的邏輯表達式。通過這個邏輯表達式可以看到，在R=0、S=0時，Q(n+1)=Q(n)，觸發(fā)器可以保持輸出端不變，稱為觸發(fā)器的保持狀態(tài)；在R=S=0時，Q(n+1)=0，觸發(fā)器處于復位狀態(tài)；在R=0、S=1時，Q(n+1)=1，觸發(fā)器處于置位狀態(tài)。觸發(fā)器的儲存功能主要是通過保持狀態(tài)來實現(xiàn)的。先通過適當設置RS的值，將觸發(fā)器置位或復位，然后將RS全都清零，這樣就可以讓數(shù)值存儲在觸發(fā)器里了。 基于RS觸發(fā)器構造2位并行寄存器設計一個2位并行寄存器，所以需要兩個RS觸發(fā)器。這個寄存器需要在一個時鐘源的激勵下，先從輸入端讀入數(shù)據(jù)，并存儲一段時間，然后在下一個周期將信號送出，同時讀入新的信號。這就需要將時鐘源信號作為輸入信號的控制端，同時由于輸入信號RS不能同時為1，所以最好將它們通過一個非門聯(lián)系起來，使它們永遠分別為高低電平。 所謂并行寄存器，就是能夠同時存儲幾個數(shù)據(jù)源數(shù)據(jù)的寄存器。最后得到的電路如圖1所示。圖1 兩位并行寄存器電路圖 移位寄存器所謂移位寄存器，就是只能接收一個輸入源的寄存器，它將這個輸入依次通過寄存器堆進行緩存，就像是數(shù)據(jù)在沿寄存器平移一樣。本次設計使用的是基本的D觸發(fā)器設計一個4位移位寄存器。D觸發(fā)器工作原理D觸發(fā)器有3個輸入端，2個輸出端。它的真值表如表所示。!CLRCLKDQ0**01上升沿001上升沿11表1 D觸發(fā)器真值表其邏輯表達式為 通過以上介紹可知，D觸發(fā)器的輸入輸出是完全一樣的，但它并不是簡單的傳輸門，要注意到D觸發(fā)器只有在輸入時鐘源的上升沿時才將輸入端讀到輸出端，在其他時間里，輸出值一直保持不變?；贒觸發(fā)器構造4位移位寄存器在移位寄存器中，前一個觸發(fā)器的輸出端接到下一個觸發(fā)器的輸入端，由第一個觸發(fā)器的輸入端接收輸入信號，每個觸發(fā)器都采用同一個時鐘源。那么信號每經(jīng)過一個觸發(fā)器，就被緩存一次。由于在實際中，信號通過每個觸發(fā)器是需要一定時間的，所以當時鐘源的第一次上升沿到來時，信號就被第一個觸發(fā)器讀入并送到輸出端，但第二個觸發(fā)器并不能將這個信號讀入，因為等這個信號到達第一個觸發(fā)器的輸出端時，時鐘的上升沿已經(jīng)過去了。只有等到下一個上升沿到來的時候，第二個觸發(fā)器才能讀入這個信號，同時第一個觸發(fā)器從輸入端又讀入了一個新信號。這樣，每個信號都在每個觸發(fā)器的輸出端保持一個時鐘周期，而且每個觸發(fā)器的輸出端信號依次延時一個周期，就像信號在進行移位一樣。值得注意的是，在simulink中仿真時，由于這些模塊都是理想的，所以信號通過任何一個模塊都是沒有所謂的“延時”的。而設計移位寄存器的關鍵就是利用了觸發(fā)器的延時特性，所以在這里不能按照邏輯電路直接設計這個寄存器。必須在兩級觸發(fā)器之間插入一個延時單元，人為地實現(xiàn)觸發(fā)器的延時功能。最后得到的電路如圖2所示。圖2 4位移位寄存器仿真電路圖 雙向移位寄存器的設計以基本RS觸發(fā)器為基礎，一步步實現(xiàn)一個比較大的系統(tǒng)——四位雙向移位寄存器Dmreg。最后實現(xiàn)的系統(tǒng)頂層圖如圖5所示。集成電路Dmreg就是一個寄存器芯片，它能夠提供串行寄存器和移位寄存器兩種功能。其內部使用的是邊沿觸發(fā)的RS觸發(fā)器從上圖可知，Dmreg有10個輸入端口，4個輸出端口。在10個輸入端口中，3個是控制信號（），一個是時鐘信號（），還有2個串行輸入端口（），4個并行輸入端口（）。其中3個控制信號對Dmreg工作狀態(tài)的控制如下表 2所示。表2 Dmreg工作狀態(tài)表RdS1S0工作狀態(tài)0**清零100保持101右移110左移111并行輸入圖2 雙向移位寄存器頂層圖帶清零端的RS觸發(fā)器設計Simulink提供的RS觸發(fā)器是電平觸發(fā)的，而且沒有置位端和復位端。而Dmreg中需要的是下降沿觸發(fā)，帶有置位端和復位端的觸發(fā)器。所以首先要對基本的RS觸發(fā)器進行改造，以加強其功能。最后得到的下降沿觸發(fā)的帶置位復位端的RS觸發(fā)器如圖3所示。圖3 帶置位端的下降沿觸發(fā)的RS觸發(fā)器首先啟動Simulink，然后將一個子系統(tǒng)模塊(Subsystem)添加到一個新建模塊中。接著雙擊打開這一個子系統(tǒng)，將基本RS觸發(fā)器添加到其中。然后加入兩個邏輯運算模塊，將其修改為二輸入的與門。如圖6所示，Rd和Rs就是添加的復位端和置位端。為了將觸發(fā)器變成邊沿觸發(fā)的，需要引入新模塊Trigger。其功能是向子系統(tǒng)中添加觸發(fā)端，在這里將其設為下降沿觸發(fā)。以上就完成了對基本RS觸發(fā)器的改進。四位雙向移位寄存器子系統(tǒng)的設計和封裝第一步:Dmreg電路設計前面將這個模型的基本單元——下降沿觸發(fā)的RS觸發(fā)器做好了。下面用它來構造四位雙向移位寄存器（Dmreg）子系統(tǒng)。最后實現(xiàn)的Dmreg的內部電路如圖4所示。圖4 Dmreg內部電路從圖4中可以看出，在控制邏輯部分使用了大量的邏輯運算模塊，實際上這4個觸發(fā)器使用的邏輯電路是一模一樣的。下面就以第一個RSFF0為例來分析。觸發(fā)器正下方有一個4輸入的或門，這個或門提供了觸發(fā)器的置位信號，送到了S端。然后將這個或門的輸出經(jīng)過非門反向后送到了R端，這是為了保證R、S不能同時為1，滿足RS觸發(fā)器的工作條件。然后這個或門有四個輸入端，分別來自4個3輸入的與門。其實在同一時刻僅有一個信號能夠送到或門，這是由于控制端S0、S1組成了一個數(shù)據(jù)選擇器，每次只讓一個與門導通。這四個與門從左到右分別代表了右移信號、并行傳送信號、保持信號以及左移信號，它們的導通取決于控制端SS0的信號。觸發(fā)器的輸出端首先通過一個延時器，然后分別送往三個地方，第一個地方是自己下方的4與門陣列的第三個，形成保持信號；第二個地方是右邊的4與門陣列的第一個，用來提供右移信號；第三個地方是左邊4與門陣列的第四個，用來提供左移信號。在完成連線后，把整個電路圈起來，單擊“Edit”菜單下的“Creat Subsystem”命令，生成一個子系統(tǒng)，并命名為Dmreg。第二步：封裝子系統(tǒng)要封裝上面剛剛建立好的Dmreg模塊，先選中子系統(tǒng)，然后在編輯菜單下選擇封裝子系統(tǒng)（Mask Subsystem）命令，這時將會出現(xiàn)一個對話框:Mask Editor,將對話框中的參數(shù)設置好模塊就封裝好了。 扭環(huán)計數(shù)器 扭環(huán)計數(shù)器簡介扭環(huán)計數(shù)器是以移位寄存器為雛形，用盡量少的邏輯控制電路來構造計數(shù)器。這里用四個JK觸發(fā)器來構造一個扭環(huán)計數(shù)器。值得注意的是，由于環(huán)形計數(shù)器的循環(huán)狀態(tài)不是2的n次方，所以有可能出現(xiàn)在某一種初始值的情況下，計數(shù)器根本無法工作，這種情況稱為環(huán)形計數(shù)器的自啟動問題。為了使環(huán)形計數(shù)器能夠自啟動，需要添加邏輯控制電路。所以扭環(huán)計數(shù)器能夠同時解決循環(huán)狀態(tài)和自啟動兩個問題。設計扭環(huán)計數(shù)器內部電路和封裝扭環(huán)計數(shù)器的內部電路如圖11所示。在這個電路中，用四個JK觸發(fā)器構成了觸發(fā)器堆，所有的JK觸發(fā)器的時鐘信號由同一個時鐘源提供，所以應該是同步計數(shù)器。注意到所有的觸發(fā)器的K輸入端都等于J輸入端取反，JK觸發(fā)器的邏輯表達式如下: 在K=！Q時，JK觸發(fā)器的輸出就是J輸入端。而每一觸發(fā)器的J輸入端都是前級觸發(fā)器的Q輸出，只有第一級觸發(fā)器例外，它的J輸入端來自組合邏輯電路，表達式如下： 正是在這個組合邏輯的控制下，循環(huán)周期才達到了8，比普通環(huán)形計數(shù)器提高了一倍，而且可以自啟動。圖5 扭環(huán)計數(shù)器內部電路頂層電路的設計 最終得到的扭環(huán)計數(shù)器頂層電路如圖6所示：圖6 扭環(huán)計數(shù)器仿真電路第五章 基于MATLAB的組合邏輯電路仿真 8線3線編碼器的設計及仿真 M文件程序設計 建立一個新的M文件。根據(jù)8線3線編碼器的邏輯表達式，編寫其程序如下：.8線3線編碼器源程序：a=input(39。please input a7 a6 a5 a4 a3 a2 a1 a0:39。) 。EI=input(39。piease input EI:39。)。a7=a(1)。 a6=a(2)。 a5=a(3)。 a4=a(4) 。a3=a(5) 。 a2=a(6)。 a1=a(7)。 a0=a(8) 。b2=EIamp。(~((~a7)amp。(~a6)amp。(~a5)amp。(~a4)))。b1=EIamp。(~((~a7)amp。(~a6)amp。(a5+a4+(~a3))amp。(a5+a4+(~a2))))。b0=EIamp。(~((~a7)amp。(a6+(~a5))amp。(a6+a4+(~a3))amp。(a6+a4+a2+(~a1))))。 b=[b2 b1 b0]。disp(b)。在mand ，按Enter鍵后在彈出的語句后面輸入[1 0 0 0 0 0 0 0]，再按Enter鍵后輸入EI的值為1，按Enter鍵后就會顯示數(shù)組的值為：1 1 1。同理輸入不同的初始值會得到相應的輸出數(shù)據(jù)，過程如圖51所示：圖51 8線3線編碼器程序