【導(dǎo)讀】libraryieee;use;port(a,b:instd_logic;y:outstd_logic);endnand_2;y<=anandb;endnand2_1;libraryieee;use;port(a,b:instd_logic;y:outstd_logic);endnor_2;c:=a&b;when"00"=>y<=&#39;1&#39;;when"01"=>y<=&#39;0&#39;;when"10"=>y<=&#39;0&#39;;when"11"=>y<=&#39;0&#39;;whenothers=>y<=&#39;X&#39;;endcase;endprocess;endnor_2_1；libraryieee;use;port(a,b:instd_logic;s,co:outstd_logic);endhalf_adder;signalc,d:std_logic;c<=aorb;d<=anandb;co<=notd;s<=candd;endhalf1;libraryieee;use;port(a,b:instd_logic;c:outstd_logic);endentityor2a;c<=aorb;endarchitectureone;libraryieee;use;port(ain,bin,cin:instd_logic;cout,sum:outstd_logic);endentityf_adder1;port(a,b:instd_logic;co,s:outstd_logic);endponent;port(a,b:instd_logic;c:outstd_logic);endponent;signald,e,f:std_logic;u3:or2aportmap(a=>d,b=>f,c=>cout);endarchitecturefd1；libraryieee;use;port(a,b,c,g1,g2a,g2b:instd_logic;endt3to8;indata<=c&b&a;if(g1=&#39;1&#39;andg2a=&#39;0&#39;andg2b=&#39;0&#39;)then. when"000"=>y<="11111110";when"001"=>y<="11111101";when"011"=>y<="11111011";when"100"=>y<="11110111";when"101"=>y<="11011111";when"110"=>y<="10111111";when"111"=>y<="01111111";whenothers=>y<="XXXXXXXX";endcase;y<="11111111";endif;endprocess;endrtl;libraryieee;use;port(a,b,g2a,g2b:instd_logic;endt2to4;indata<=b&a;when"00"=>y<="0111";when"01"=>y<="1011";when"10"=>y<="1101";when"11"=>y<="1110";

　　

【正文】 n process(clk) begin if clk39。event and clk=39。139。 then p=n。 end if。 end process。 process(data,p) begin case p is when s0=if data=39。139。 then n=s1。 else n=s0。 end if。 y=39。039。 when s1=if data=39。139。 then n=s2。 else n=s0。 end if。 y=39。039。 when s2=if data=39。139。 then n=s3。 else n=s0。 end if。 y=39。039。 when s3=if data=39。139。 then n=s4。 else n=s0。 end if。 y=39。039。 when s4=if data=39。139。 then n=s5。 else n=s0。 end if。 y=39。039。 when s5=if data=39。139。 then n=s6。 else n=s0。 end if。 y=39。039。 when s6=if data=39。139。 then n=s7。 else n=s0。 end if。 y=39。039。 when s7=if data=39。139。 then n=s8。 else n=s0。 end if。 y=39。039。 when s8=if data=39。039。 then n=s9。 else n=s8。 end if。 y=39。039。 when s9=if data=39。139。 then n=s10。 else n=s0。 end if。 y=39。039。 when s10=if data=39。139。 then n=s11。 else n=s0。 end if。 y=39。039。 when s11=if data=39。139。 then n=s12。 else n=s0。 end if。 y=39。039。 when s12=if data=39。139。 then n=s13。 else n=s0。 end if。 y=39。039。 when s13=if data=39。139。 then n=s14。 else n=s0。 end if。 y=39。039。 when s14=if data=39。139。 then n=s15。 else n=s0。 end if。 y=39。039。 when s15=if data=39。139。 then n=s16。 else n=s0。 end if。 y=39。039。 when s16=n=s0。 y=39。139。 when others=null。 end case。 end process。 end behav。 八位乘法器設(shè)計 package eight_bit_int is subtype byte is integer range 128 to 127。 subtype words is integer range 32768 to 32767。 end eight_bit_int。 library work。 use 。 library ieee。 use 。 use 。 entity mult_8_1 is port(clk: in std_logic。 x:in byte。 a:in std_logic_vector(7 downto 0)。 y:out words)。 end mult_8_1。 architecture behav of mult_8_1 is type state_type is(s0,s1,s2)。 signal state:state_type。 begin states:process variable p,t:words。 variable count:integer range 0 to 7。 begin wait until clk=39。139。 case state is when s0= state=s1。 count:=0。 p:=0。 t:=x。 when s1= if count=7 then state=s2。 else if a(count)=39。139。 then p:=p+t。 end if。 t:=t*2。 count :=count+1。 state=s1。 end if。 when s2= y=p。 state=s0。 end case。 end process。 end behav。 整數(shù)分頻器設(shè)計 （模 10） library ieee。 use 。 use 。 entity div_10 is port(clk:in std_logic。 qout:out std_logic_vector(3 downto 0)。 co:out std_logic)。 end div_10。 architecture behav of div_10 is signal count:std_logic_vector(3 downto 0)。 begin process(clk) begin if clk39。event and clk=39。139。 then if count=1001 then count =0000。 co=39。139。 else count =count+1。 co=39。039。 end if。 end if。 end process。 qout=count。 end behav。 小數(shù)分頻器 設(shè)計 （半整數(shù)分頻器） library ieee。 use 。 use 。 entity div_n_half is port(inclk:in std_logic。 preset:in std_logic_vector(3 downto 0)。 outclk:buffer std_logic)。 end div_n_half。 architecture behav of div_n_half is signal clk,divide2:std_logic。 signal count:std_logic_vector(3 downto 0)。 begin clk=inclk xor divide2。 process(clk) begin if clk39。event and clk=39。139。 then if count=0000 then count=preset1。 outclk=39。139。 else count=count1。 outclk=39。139。 end if。 end if。 end process。 process(outclk) begin if(outclk39。event and outclk=39。139。)then divide2=not divide2。 end if。 end process。 end behav。