基于vhdl的異步串行通信電路設(shè)計(jì)-資料下載頁
2025-06-26 12:13本頁面
【正文】 lr=39。039。 then m:=0。 elsif(rising_edge(clk3)) then N(m)=。 if m=2 then m:=0。 else m:=m+1。 end if。 end if。 end process。 process(clr,) begin if clr=39。039。 then Hold=39。039。 elsif falling_edge() then Hold=39。139。 end if。 end process。 end _receive10_arc。 其中，N(m)= 用來對波形采樣；Q(Num)=(N(0) and N(1)) or (N(1) and N(2)) or (N(0) and N(2))是對其中1位數(shù)據(jù)的3次采樣結(jié)果判決；Num用來記錄接收的數(shù)據(jù)位數(shù)；falling_edge()是用來時(shí)實(shí)檢測每一幀的起始位（即下 降沿）的到來；Valid=Enable and Hold用來輸出到波特率發(fā)生器電路單元控制時(shí)鐘的產(chǎn)生，最后將一幀的10位數(shù)據(jù)輸出。 用MAX+plus II Baseline將上面兩個(gè)VHDL文件制成庫器件，然后在電路圖上調(diào)出來，最后做成的串行接收電路圖如圖4所示。 時(shí)序仿真 時(shí)序仿真如圖5所示，Receive為接收到的序 列波形，最后結(jié)果：接收到的數(shù)據(jù)位為6D，起始位為0，停止位為1。 5 結(jié)束語 VHDL語言設(shè)計(jì)的出現(xiàn)從根本上改變了以往數(shù)字電路的設(shè)計(jì)模式,使電路設(shè)計(jì)由硬件設(shè)計(jì)轉(zhuǎn)變?yōu)檐浖O(shè)計(jì),這樣提高了設(shè)計(jì)的靈活性,降低了電路的復(fù)雜程 度,修改起來也很方便。 利用VHDL設(shè)計(jì)的靈活性，根據(jù)串行通信協(xié)議的要求，可以在實(shí)驗(yàn)室利用先進(jìn)的EDA工具，用VHDL設(shè)計(jì)出符合自己實(shí)際需求的異步串行通信電路。 本文設(shè)計(jì)出的基于VHDL異步串行通信電路，在實(shí)驗(yàn)室已經(jīng)與計(jì)算機(jī)串口RS232進(jìn) 行了通信實(shí)驗(yàn)(注意：TTL和RS232邏 輯電平的轉(zhuǎn)換)。實(shí)驗(yàn)證明，0至255的所有數(shù)據(jù)都能被正確收、發(fā)。 參考文獻(xiàn)： [1] ARMSTRONG J R， FRAY F G. VHDL設(shè)計(jì)表示和綜合[M].李宗伯，：機(jī)械工業(yè)出版社， 2002. [2] SKAHILL [M].朱明程，：東南大學(xué)出版社,1998. [3] 仇玉章. 微型計(jì)算機(jī)系統(tǒng)接口技術(shù)[M]. 南京：江蘇科技出版社,1997. 9 /
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