【正文】 信號(hào)頻率相對(duì)碼元速率越高，同步時(shí)鐘的位置就越精確，而當(dāng)輸入碼元速率改變時(shí)，只要改變本系統(tǒng)中的N值系統(tǒng)就可重新正常工作。這種自適應(yīng)性比鎖相環(huán)的自適應(yīng)反應(yīng)更迅速。課程設(shè)計(jì)期間的答疑，老師給了我們精辟的指導(dǎo)，對(duì)我們的設(shè)計(jì)有建設(shè)性的指導(dǎo)意義，加快了我們?cè)O(shè)計(jì)的進(jìn)程，及時(shí)改正了設(shè)計(jì)中的錯(cuò)誤，是我們能完成設(shè)計(jì)的根本前提。在Waveform Editor仿真時(shí)，應(yīng)先在菜單選項(xiàng)的Edit/ Grid Size…中所彈出的對(duì)話框中將Grid Size:；并菜單選項(xiàng)的Edit/ End Time…中所彈出的對(duì)話框中將 End ，以方便觀察、理解仿真得到的波形。由于具有判斷輸入碼元脈沖邊沿抖動(dòng)的功能，因此也具有鎖相環(huán)的自適應(yīng)性。隨后主EPC2器件進(jìn)入空閑狀態(tài)。當(dāng)配置數(shù)據(jù)的大小超過一片EPC2的容量時(shí)，可以采用多片級(jí)聯(lián)的方法。存儲(chǔ)在EPC2器件中的數(shù)據(jù)在其內(nèi)部時(shí)鐘的控制下順序輸出到DATA腳，然后在控制信號(hào)的控制下輸出到CPLD器件的DATA0或DATA引腳。當(dāng)用EPC2配置ACEX 1K器件時(shí)，在配置器件的內(nèi)部發(fā)生帶電復(fù)位延遲，最大值為200ms。、 器件,也可以被這些電壓所驅(qū)動(dòng)；雙向I/O 引腳執(zhí)行速度可達(dá)250MHz。endmodule 模塊實(shí)現(xiàn)效果（仿真圖，RTL視圖）圖11 整體電路模塊仿真波形圖12 整體模塊電路RTL視圖 供電電路圖13供電電路EPF10K10LC844的工作電壓為5V，即可直接用可調(diào)式直流電壓源的固定5V檔供電，或其他設(shè)配。 模塊的具體實(shí)現(xiàn)（代碼）module pchecktop (ptout,ptint,ptclk)。 s=1。wire k。always (posedge pstemp or posedge psclr) begin if (psclr==139。 模塊的具體實(shí)現(xiàn)（代碼）（其中輸入信號(hào)Psclr來自跳變沿捕捉模塊，另一個(gè)輸入信號(hào)Pss則來自可控計(jì)數(shù)器的輸出s）module pchecksreg (psout,pss,psclr)。input pcclk,int0。方案三中：FPGA硬件閉環(huán)電路編程具有靈活性比軟件差、時(shí)序復(fù)雜、調(diào)試難度大等缺點(diǎn)。盡管有此缺點(diǎn)，但由于這種結(jié)構(gòu)具有失鎖后的自我調(diào)節(jié)性，因此，碼元消失或是碼元相位出現(xiàn)抖動(dòng)時(shí)，同步脈沖不會(huì)出現(xiàn)較大變化，仍然可以輸出。 方案三：硬件開環(huán)位同步電路 FPGA的實(shí)現(xiàn)RxRckSMith使能清零39分頻52分頻16計(jì)數(shù)2計(jì)數(shù)五選一FDX8Rx1CECLCnt1Cnt24Rx1圖5 方案三原理框圖圖 5是突發(fā)數(shù)據(jù)接收系統(tǒng)的硬件開環(huán)位同步電路 FPGA簡(jiǎn)要框圖,它主要包含獲取同步時(shí)鐘?？梢姡@種設(shè)計(jì)與數(shù)字鎖相環(huán)法相比，優(yōu)點(diǎn)主要是可以快速提取位同步脈沖，并進(jìn)行實(shí)時(shí)輸出。 相位控制字頻率控制字函數(shù)發(fā)生器相位寄存器∑∑ 相位累加器 相位相加器圖3 方案一原理框圖方案一的簡(jiǎn)單表述。使用FPGA來開發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少PCB面積，提高系統(tǒng)的可行性。本文介紹的位同步時(shí)鐘的提取方案，原理簡(jiǎn)單且同步速度較快。位同步時(shí)鐘信號(hào)不僅用于監(jiān)測(cè)輸入碼元信號(hào)，確保收發(fā)同步，而且在獲取禎同步、群同步及對(duì)接收的數(shù)字碼元進(jìn)行各種處理的過程中，也為系統(tǒng)提供了一個(gè)基準(zhǔn)的同步時(shí)鐘。它是作為專用集成電路ASIC（Application Specific Integrated Circuit）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 方案二：采用跳變沿捕捉和計(jì)數(shù)器結(jié)構(gòu)的位同步電路方案二原理圖見下狀態(tài)寄存器跳變沿捕捉模塊可控計(jì)數(shù)器Data_inClockclearkPulsc_out圖4 方案二原理框圖本系統(tǒng)由一個(gè)跳變沿捕捉模塊、一個(gè)狀態(tài)寄存器和一個(gè)可控計(jì)數(shù)器共三部分組成，整個(gè)系統(tǒng)的原理框圖如圖4所示，其中data_in是輸入系統(tǒng)的串行信號(hào)，clock是頻率為串行信號(hào)碼元速率2N倍的高精度時(shí)鐘信號(hào)，pulse_out是系統(tǒng)產(chǎn)生的與輸入串行信號(hào)每個(gè)碼元位同步的脈沖信號(hào)，即位同步時(shí)鐘。原理圖中的計(jì)數(shù)器為N進(jìn)制自動(dòng)增加計(jì)數(shù)器。硬件開環(huán)位同步電路提取位同步信號(hào)時(shí) ,相位誤差θe的產(chǎn)生受發(fā)送數(shù)據(jù)二進(jìn)制序列分布的影響 ,因此相位誤差需要從概率意義上來分析 ,由于在發(fā)射端通常加了交織擾碼 ,其出現(xiàn)長(zhǎng)時(shí)間二進(jìn)制序列不變的概率很低。該系統(tǒng)基于開環(huán)結(jié)構(gòu)，具備了開環(huán)結(jié)構(gòu)位同步提取電路的快速同步特點(diǎn)。 方案選擇基于實(shí)用，硬件簡(jiǎn)單，且所對(duì)應(yīng)的相位鎖定誤差較小，易于編程實(shí)現(xiàn)的特點(diǎn)，我選擇選擇方案二3 單元模塊設(shè)計(jì) 各單元模塊功能介紹及電路設(shè)計(jì)本系統(tǒng)由一個(gè)跳變沿捕捉模塊、一個(gè)狀態(tài)寄存器和一個(gè)可控計(jì)數(shù)器共三部分組成，整個(gè)系統(tǒng)的原理框圖如圖4所示，其中data_in是輸入系統(tǒng)的串行信號(hào)，clock是頻率為串行信號(hào)碼元速率2N倍的高精度時(shí)鐘信號(hào)，pulse_out是系統(tǒng)產(chǎn)生的與輸入串行信號(hào)每個(gè)碼元位同步的脈沖信號(hào)，即位同步時(shí)鐘。always (posedge pcclk) begin pctemp1=int0。output psout。 endendmodule 模塊的實(shí)現(xiàn)效果（仿真波形）圖8 狀態(tài)寄存器模塊仿真圖 可控計(jì)數(shù)器模塊設(shè)計(jì) 模塊的具體功能整個(gè)系統(tǒng)工作時(shí)，當(dāng)輸入信號(hào)data_in發(fā)生跳變時(shí)，跳變沿捕捉將可以捕捉到這次跳變，并產(chǎn)生一個(gè)脈沖信號(hào)clear，此clear信號(hào)可以將可控計(jì)數(shù)器的計(jì)數(shù)值清零