【正文】 讓我感動(dòng)，再次向 您們 表示由衷的感謝。首先，最初開發(fā)本系統(tǒng)時(shí)，對(duì)開發(fā)工具的掌握還不 很全面，走了不少彎路。 圖 仿真波形 1 1253 納秒 圖 仿真波形 963 1253 納秒 對(duì) TC1602 液晶顯示器進(jìn)行 FPGA 驗(yàn)證 將 lcdcontrol_verilog 電路下載到 Xilinx Spartan3S1500 FPGA 開發(fā)板 上 。 datat=datat+1。 lcd_rs=139。 data=439。 datat=0。b0000。b0。 圖 電路圖 東北大學(xué)東軟信息學(xué)院畢業(yè)設(shè)計(jì)（論文） 第 5章 系統(tǒng) 實(shí)現(xiàn) 19 系統(tǒng)主程序代碼 節(jié)選 always (posedge clk) begin if(num2339。這些模塊提供了強(qiáng)大的功能，是設(shè)計(jì)者更加有效的完成設(shè)計(jì)。如果狀態(tài)機(jī)工作出現(xiàn)錯(cuò)誤，設(shè)置一個(gè)錯(cuò)誤狀態(tài) S7，此時(shí)跳轉(zhuǎn)到錯(cuò)誤狀態(tài) S7，之后跳轉(zhuǎn)回 S0 狀態(tài)，指就是本狀態(tài)機(jī)得工作原理。發(fā)送初始化命令，發(fā)送成功后，如果等待時(shí)間大于等于 毫秒，那么發(fā)送 DDRAM 地址，再發(fā)送需要西安市字符的編碼，然后再循環(huán)依次發(fā)送 DDRAM 地址和需要顯示字符的編碼。數(shù)據(jù)通道主要實(shí)現(xiàn)根據(jù)控制單元送來的信號(hào)，生成對(duì)數(shù)據(jù)信號(hào)的判斷。 系統(tǒng)開發(fā)環(huán)境 硬件配置： TC1602 液晶模塊 東北大學(xué)東軟信息 學(xué)院 畢業(yè)設(shè)計(jì)（論文） 第 3章 系統(tǒng)分析 12 操作系統(tǒng)： Windows xp 仿真 工具： ModelSim 開發(fā)語言： Verilog 系統(tǒng)任務(wù)的可行性分析 在系統(tǒng)設(shè)計(jì)的過程中，要基于高級(jí)數(shù)字系統(tǒng)設(shè)計(jì)與驗(yàn)證的指導(dǎo)思想為設(shè)計(jì)方法，首先要對(duì)本設(shè)計(jì)的算法實(shí)現(xiàn)有一個(gè)整體上的學(xué)習(xí)以及周邊知識(shí)的了 解，思想上保持統(tǒng)一，實(shí)現(xiàn)整體框圖設(shè)計(jì)，然后對(duì)流程圖設(shè)計(jì)，以求最簡化。執(zhí)行寫操作后，地址自動(dòng)加 /減 1（更具輸入方式設(shè)置指令） 。功能：將 DDRAM 地址送入 AC 中。功能：設(shè)置接口數(shù)據(jù)位數(shù)以及顯示模式。 SH=1：禁止?jié)L動(dòng)。 指令 2：光標(biāo)復(fù)位。 第 16 腳： BLK 背光電源負(fù)極，接 GND。 第 3 腳： VL 為液晶顯示器對(duì)比度調(diào)節(jié) 端，接地電源時(shí)對(duì)比度最高， 接正電源時(shí)對(duì)比度最弱， 對(duì)比度過高 的時(shí)候顯示器上 會(huì)產(chǎn)生“鬼影”， 在 使用 的 時(shí) 侯 可以通過一個(gè) 10K左右 的電位器 來 調(diào)整 其 對(duì)比度。由于 Verilog HDL 早在 1983 年就已推出，至今已有近二十年的應(yīng)用歷史，因而 Verilog HDL 擁有更廣泛的設(shè)計(jì)群體，成熟的資源也遠(yuǎn)比 VHDL 豐富。目前最為常用的功能描述方法是采用均已成為國際標(biāo)準(zhǔn)的兩種硬件描述語言 VHDL 和 Verilog HDL。目前的電子產(chǎn)品正 在 向 著 模塊化方向發(fā)展。所以說，它是目前世界上對(duì)系統(tǒng)級(jí)別硬件描述語言綜合仿真工具最全面支持的工具。 Xilinx 開發(fā)工具不斷地升級(jí)，由早期的 Foundation系列逐步發(fā)展到如今目前的 系列，工具集成了 FPGA 開發(fā)板所需要的所有功能，此次項(xiàng)目設(shè)計(jì)我所采用的是 Xilinx 硬件設(shè)計(jì)工具。更高的分辨率可以在屏幕上顯示更多的資訊，即使以后觀看 19201080 的 HDTV 節(jié)目源也不至于丟失太多的像素。隨著雙頭輸出顯卡的普及，越來越多的用戶需要同時(shí)使用兩臺(tái)顯示器，笨重碩大的 CRT 顯示器顯然不再適合，液晶顯示器才是最佳對(duì)象。 FPGA 芯片主要 分成 6 個(gè) 部分 ， 他們 分 別是 ： 基本可編程邏輯單元、可編程輸入輸出單元、完整的時(shí)鐘管理、 豐富的布線資源、 嵌入塊式 RAM、內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊。所以，我們可以注意到， LCD 液晶顯示器 響應(yīng)時(shí)間技術(shù)從 2020 年開始飛速發(fā)展，從早期的 50ms 到 06 年的 1ms，這完全是一個(gè)質(zhì)的改變。目前 主流的純平顯示器 色彩真實(shí)， 圖像無扭曲 ， 畫面清晰 ， 視角更廣闊，而且在設(shè)計(jì) 時(shí) 還充分考慮 到 了人類的 視覺構(gòu)造 ，好的純平顯示器 在 長時(shí)間使用 之后 ，眼睛不 會(huì) 感到疲勞等一系列優(yōu)勢。由于上下夾層的電極改 變 成 為 FET 電極和共通電極，在 FET 電極導(dǎo)通時(shí)，液晶分子 的表現(xiàn)也會(huì)改變，可以通過 使用 遮光和透光 的方法 來達(dá)到顯示的目的，響應(yīng)時(shí)間 提高到 80ms 左右。 液晶是一種幾乎完全透明的物質(zhì)。 兼顧好程序的易用性，以方便之后模塊的移植和應(yīng)用。 14 第 5 章 系統(tǒng)實(shí)現(xiàn) 12 第 4 章 系統(tǒng)設(shè)計(jì) 11 系統(tǒng)任務(wù)的可行性分析 同時(shí)可以大大縮短 FPGA 的開發(fā)時(shí)間。 本系統(tǒng)開發(fā)環(huán)境為 Windows XP，開發(fā)語言為 Verilog HDL。 畢業(yè)設(shè)計(jì)（論文）專題部分： 題目： 設(shè)計(jì)或論文專題的 基本內(nèi)容： 學(xué)生接受畢業(yè)設(shè)計(jì)（論文）題目日期 第 1 周 指導(dǎo)教師簽字： 2020 年 11 月 30 日 東北大學(xué)東軟信息 學(xué)院畢業(yè)設(shè)計(jì)（論文） 摘要 Ⅱ 基于 FPGA 的 LCD 驅(qū)動(dòng)顯示電路的設(shè)計(jì)與實(shí)現(xiàn) 摘 要 本課題主要任務(wù)是設(shè)計(jì)基于 FPGA 的 LCD 驅(qū)動(dòng)電路的設(shè)計(jì)和實(shí)現(xiàn) ，兼顧好程序的易用性，以方便之后模塊的移植和應(yīng)用。 關(guān)鍵詞： FPGA， LCD，狀態(tài)機(jī) ， Verilog東北大學(xué)東軟信息 學(xué)院 畢業(yè)設(shè)計(jì)（論文） Abstract Ⅲ Design and Implementation of LCD Drive Display Circuit based on FPGA Abstract In this project, the main object is to design a LCD controller based on FPGA, and at the same time emphasize on the convenience for the later application and program of the controller is written by Verilog language, and the main body of the program used state machine as the primary control method. displayed picture which was put earlier. In this project, I finally realized the following function. The first one is to display any English and figureon character any position of the display screen. The second one is the display information will instantaneously update as the input data changes. The research of this project will contribute to the developing process of those products which use FPGAs, especially those products also use LCD. And at the same time, it can reduce dramatically on the developing time. In addition, for the convenience of this controller, more and more FPGA based products will e out with LCD screen. This change will enhance the interaction between human and the machine, and bring innovation to the industry and our lives. In this project, FPGA, LCD, ModelSim, Xilinx I hardware design tools simply introduces its functions were a simple description, and understanding the LCD monitor the development history, and relative everyday applications than in other types of monitor based on FPGA advantages and disadvantages, and the LCD monitor driver circuit future development trends are discussed. Key words:, FPGA, LCD, State Machine, Verilog 東北大學(xué)東軟信息 學(xué)院 畢業(yè)設(shè)計(jì)（論文） Abstract Ⅲ 目 錄 任務(wù)書 ABSTRACT 1 LCD 液晶顯示器的發(fā)展現(xiàn)狀 4 FPGA 簡介 4 2. 2 LCD 簡介 13 東北大學(xué)東軟信息 學(xué)院 畢業(yè)設(shè)計(jì)（論文） 目錄 2 液晶模塊的內(nèi)部顯示地址 同時(shí)可以大大縮短 FPGA 的開發(fā)時(shí)間。 LCD 液晶顯示器的 發(fā)展現(xiàn)狀 早期 的時(shí)候， 技術(shù) 還 不成熟 ， LCD 液晶顯示器 主要 被 應(yīng)用于電子表、計(jì)算器等領(lǐng)域 。由于每個(gè)像素都可以通過點(diǎn)脈沖 來 直接控制 ， 因而每個(gè)節(jié)點(diǎn)都 顯得更 獨(dú)立，并可以連續(xù)控制。受限于此，傳統(tǒng) CRT 顯示器在體積、重量、功耗等方面露出自己的劣勢。 選題目的 本課題主要任務(wù)是設(shè)計(jì)基于 FPGA 的 LCD 驅(qū)動(dòng)電路的設(shè)計(jì)和實(shí)現(xiàn) ，兼顧好程序的易用性，以方便之后模塊的移植和應(yīng)用。 FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 接口更豐富、 DVI 成為標(biāo)準(zhǔn)配置 傳統(tǒng)的 DSub 模擬接口和數(shù)字化的 DVI 視頻接口已經(jīng)成為當(dāng)時(shí)大屏幕液晶顯示器事實(shí)上的標(biāo)準(zhǔn)配置。 TC 1602 液晶模塊的一些主要技術(shù)參數(shù)： 邏輯工作電壓（ VDD）： + ～ + LCD 驅(qū)動(dòng)電壓（ VDD VL）： + ～ + 工作溫度（ Ta）： 0 ～ 60176。 Xilinx ，不管您經(jīng)驗(yàn)如何，都是硬件設(shè)計(jì)新手的最佳選擇工具。所謂“自頂向下”設(shè)計(jì)方法 就是采用可 以 完全獨(dú)立于芯片廠商 以及他們的 產(chǎn)品結(jié)構(gòu)的描述語言，在功能級(jí)設(shè)計(jì)上 對(duì)設(shè)計(jì) 的 產(chǎn)品進(jìn)行定義， 然后再 結(jié)合 其 功能仿真技術(shù)， 最后 確保 對(duì)產(chǎn)品的 設(shè)計(jì)的正確性，在 對(duì)其 功能定義完成后，利用邏輯綜合技術(shù)，把功能描述轉(zhuǎn)換成某一 含有 具體結(jié)構(gòu)芯片的網(wǎng)表文件，輸出 最后要 給廠商的布局布線器 再 進(jìn)行布局布線。因此，可以以一種 IP（ Intelligence Property 知識(shí)產(chǎn)權(quán) ） 的方 式進(jìn)行存檔，方 便將來 的 重新利用。VHDL 是在 1987 年成為 IEEE 標(biāo)準(zhǔn)， 而 Verilog HDL 則 是 在 1995 年才正式成為 IEEE 標(biāo)準(zhǔn)。這是因?yàn)?VHDL 不 是 很直觀，需要有 Ada 編程基礎(chǔ)，一般認(rèn)為需要 較長時(shí)間 的專業(yè)培訓(xùn)，才能掌握 VHDL的基本設(shè)計(jì)技術(shù)。 當(dāng) RW 為高電平 RS 為低電平時(shí)可以讀忙信號(hào) ， 當(dāng) RW 和 RS 共同為低電平時(shí)可以