【正文】 第 3 章 基于 FPGA的 DDS模塊的實(shí)現(xiàn) 第頁(yè) I 第三章 基于 FPGA 的 DDS 模塊的實(shí)現(xiàn) 現(xiàn)場(chǎng)可編程門陣列 (FPGA)簡(jiǎn)介 FPGA 是英文 FieldprogrammableGateArray 的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在隊(duì) L、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 因此， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。當(dāng)用于 RAM 時(shí)， EAB可配制成多種形式的字寬和容量。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。目前有三種基本的 FPGA 編程技術(shù) :SRAM、反熔絲、 Flash。 (2) File→New Project Wizard 。 第 3 章 基于 FPGA的 DDS模塊的實(shí)現(xiàn) 第頁(yè) V 圖 新建 模塊 文件夾對(duì)話框 （ 2） 選擇 File→Save As 為 “ Block ” （ 3 ）選中新建的 Block Diagram/Schematic File ，并雙擊 Block Diagram/Schematic File，然后選擇所需的模塊，如圖 第 3 章 基于 FPGA的 DDS模塊的實(shí)現(xiàn) 第頁(yè) VI 圖 選擇所需的模塊放入 Block Diagram/Schematic File 就這樣， 按照上 述步驟 ，逐 個(gè)生成 所需模 塊，放 入 Block Diagram/Schematic File中。 QuartuSH 具有如下的多種設(shè)計(jì)輸入方法 :原理圖輸入與符號(hào)編輯、硬 件描述語言、波形設(shè)計(jì)輸入、平面圖編輯以及層次設(shè)計(jì)輸入。 (5)多器件劃分 。 way DesignAutomation 公司的 philMoothy 首創(chuàng)。verilog 語言中提供開關(guān)級(jí)、門級(jí)、 RTL 級(jí)和行為級(jí)支持，一個(gè)設(shè)計(jì)可以先用行為級(jí)語法描述它的算法，仿真通過后，再用 RTL 級(jí)描述，得到可綜合的代碼。 圖 3 一 l 為基于 Verilog 的 FPGA 的設(shè)計(jì)流程示意圖。因?yàn)?，只要改? FPGA 中的 ROM 數(shù)據(jù)， DDs 就可以產(chǎn)生任意波形，因而具有相當(dāng)大的靈活性。(4)形成波形 RAM。相位寄存器是一個(gè) 8位寄存器，它接受 ARM 處理器發(fā)送來的相位控制字?jǐn)?shù)據(jù)并進(jìn)行寄存，當(dāng)下一個(gè)時(shí)鐘到來時(shí)，輸入寄存的數(shù)據(jù)，對(duì)輸出波形的頻率和相位進(jìn)行控制。圖 3一 4為用 MegaWizardPlug 一 InManager 生成的 PLL 的實(shí)例圖，圖中輸入端， 外接系統(tǒng)時(shí)鐘，兩個(gè)輸出端，一個(gè)是內(nèi)部 DDS 的系統(tǒng)時(shí)鐘，另一個(gè)為數(shù)模轉(zhuǎn)換的控制時(shí)鐘，兩個(gè)時(shí)鐘都是都一個(gè) PLL 產(chǎn)生的，所以，輸出的時(shí)鐘相位偏移在允許范圍內(nèi)。 USE 。 THEN 第 4章 模塊生成及仿真 第頁(yè) II output=(others=39。 THEN Q=Q+K。 K : IN STD_LOGIC_VECTOR(7 downto 0)。因此，應(yīng)當(dāng)用 C語言描述正弦方程式，最后再將其轉(zhuǎn)化為所需的 mif文件。 ENTITY rom2 IS PORT ( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 lpm_outdata : STRING。 END SYN。由以上的設(shè)計(jì)思想 本設(shè)計(jì) 對(duì)相位累加器的各數(shù)位做了分工，后 8位表示具體的地址，而最高位決定正弦波的 正負(fù)值，而次高位則確定了其究竟是上升還是減少的。 USE 。 THEN address=not addr(7 downto 0)。 這一部分功能由 dataconvertor模塊實(shí)現(xiàn)的，其 VHDL程序如下： LIBRARY IEEE。139。這種算法共節(jié)省了 7/8的系統(tǒng)資源，否則無論如何也不會(huì)在一個(gè) FPGA芯片中達(dá)到這樣的精度的。這里所指的信號(hào)延時(shí)可以是數(shù)據(jù)信號(hào)的延時(shí)，也可以是時(shí)鐘信號(hào)的延時(shí) （ a）在沒有使用 reg的相位累加器有毛刺 第 4章 模塊生成及仿真 第頁(yè) XI （ b）使用了 reg后的相位累加器輸出無毛毛刺 圖 有無 reg的時(shí)序仿真對(duì)比 在程序及時(shí)序仿真中我們可以看出 reg有延時(shí)一個(gè)數(shù)據(jù)的作用，在實(shí)驗(yàn)中主要用來消除數(shù)據(jù)信號(hào)中的毛刺 [13]。 Dout : OUT STD_LOGIC_VECTOR(9 downto 0) )。 END a。首先進(jìn)行電源部分的安裝，在焊接所有芯片之前先要保證電源工作正常，先將焊上電源芯片，并按設(shè)計(jì)值焊上外圍器件，然后加電， 安裝完的電路圖 檢查各個(gè)電源的輸出電壓是否正常，當(dāng)所有電源輸出正常后，才能焊接其它芯片。 END IF。 ENTITY reg1 IS PORT( clk : IN STD_LOGIC。去毛刺的方法有輸出加 D觸發(fā)器、信號(hào)同步法、信號(hào)延時(shí)同步法 。 圖 dataconvertor的時(shí)序仿真 第 4章 模塊生成及仿真 第頁(yè) X 圖 生成的 dataconvertor元件 這樣就完成了整個(gè)周期的采樣，這樣做的好處也非常明顯，值存儲(chǔ)了 1//4的波形數(shù)據(jù)，節(jié)省了 3/4的系統(tǒng)資源。 END dataconvert。 圖 Convertor的時(shí)序仿真 圖 生成的 Convertor元件 當(dāng)高位為 0時(shí)對(duì) ROM中讀出來的數(shù)據(jù)不需要做處理，最高位為 1時(shí)，將讀出的數(shù)據(jù)取反。 ARCHITECTURE a OF convertor IS BEGIN Process Statement 第 4章 模塊生成及仿真 第頁(yè) VIII PROCESS (addr) BEGIN If Statement IF addr(8)=39。 給出的波形數(shù)據(jù)只是 0? 90? 的，其 他部分的值必須是由 0? 90? 的值經(jīng)過轉(zhuǎn)換得到，具體解決如下：地址字 address[]設(shè)計(jì)成十位的，其中第八位是真實(shí)的 ROM地址，正好 256個(gè)，最高的兩位是控制字，當(dāng)高位為 0時(shí)對(duì)地址字的第八位不作處理，當(dāng)高位為 1時(shí)，將地址字的低八位取反，這就相當(dāng)于在 90? 180? 和 270? 360? 時(shí)反過來讀 ROM，這是符合 sin的對(duì)稱性的。在第三個(gè)為負(fù)且減少的 1/4周期 （ 2kπ+π——2kπ+3/2π）內(nèi)，除了符號(hào)與第一個(gè) 1/4周期相反外，其數(shù)值是一樣的，所以采取正著取。 BEGIN q = sub_wire0(7 DOWNTO 0)。 lpm_widthad : NATURAL。 第 4章 模塊生成及仿真 第頁(yè) IV 圖 ROM表所存儲(chǔ)的數(shù)據(jù) ROM模塊 VHDL程序如下： LIBRARY ieee。為了保證波形的平滑，設(shè) 計(jì)時(shí)可將一個(gè)周期分為 1024個(gè)點(diǎn)。 END a。) THEN IF en=39。 BEGIN Process Statement PROCESS (clk, reset, en) BEGIN Signal Assignment Statement IF reset=39。 相位累加器 VHDL程序如下： IBRARY IEEE。采樣頻率越高，輸出波形的平坦度越好，同時(shí)大波形的的采樣點(diǎn)數(shù)也越多，那么獲得的波形質(zhì)量也就越好。 該系統(tǒng)可實(shí)現(xiàn)常規(guī)固定波形輸出和任意波形輸出。(2)保存相位字 。而且它的時(shí)鐘頻率已可達(dá)到幾百兆赫茲，加上它的靈活性和高可靠性，非常適合用于實(shí)現(xiàn)波形發(fā)生器的數(shù)字電路部分。 (7)Verilog 語言對(duì)仿真提供強(qiáng)大的支持，雖然現(xiàn)在出現(xiàn)了專門的用于驗(yàn)證的語言，但用 verilog 語一言直接對(duì)設(shè)計(jì)進(jìn)行測(cè)試任然是大部分工程師的首選。 采用 Verilog 語言設(shè)計(jì)的優(yōu)點(diǎn)有以下幾點(diǎn) : (l)作為一種通用的硬件描述語言， Verilog 易學(xué)易用，因?yàn)樵谡Z法上它與 C語一言非常類似，有 C 語言編程經(jīng)驗(yàn)的人很容易發(fā)現(xiàn)這一點(diǎn)。硬件描述語言自出現(xiàn)起，發(fā)展非常迅速，已經(jīng)成功應(yīng)用在數(shù)字邏輯設(shè)計(jì)的各個(gè)階段，包括設(shè)計(jì)、仿真、驗(yàn)證、綜合等，它們對(duì)設(shè)計(jì)自動(dòng)化起到了極大的推動(dòng)作用。 (3)定時(shí)驅(qū)動(dòng)編譯 。 sH 軟件的設(shè)計(jì)文件可以來自 Quart。 第 3 章 基于 FPGA的 DDS模塊的實(shí)現(xiàn) 第頁(yè) IV 圖 新建工程選擇器件對(duì)話框 新建 Block Diagram/Schematic File 并添加模塊電路。用于完成 波形發(fā)生器 的分析綜合、硬件優(yōu)化、適配、配置文件編輯下載以及硬件系統(tǒng)測(cè)試等。因此， FPGA 的使用靈活。(6)高速的硬件乘法器，有助于實(shí)現(xiàn)高性能的 DSP 功能。 EAB 是在輸入和輸出埠加有寄存器的 RAM塊，其容量可靈活變化。 (4)FPGA是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。同時(shí)， G 語言還包括常用的程序調(diào)試工具，如設(shè)置斷點(diǎn)、單步調(diào)試、數(shù)據(jù)探針和動(dòng)態(tài)顯示執(zhí)行程序流程等功能。通過增 加波形 ROM的字長(zhǎng)和 D/A轉(zhuǎn)換器的精度以減小 D/A 量化誤差等。(5)輸出相位噪聲低，對(duì)參考頻率源的相位噪聲有改善作用 。假設(shè)，相位累加器字長(zhǎng)為 N， DDS 控制時(shí)鐘頻率為fC，時(shí)鐘周期為 Tc=1/fc，頻率控制字為 K。 =d叔 I)/dt， 所以相位變化越快，信號(hào)的頻率越高。 DDS 直接從“相位”的概念出發(fā)進(jìn)行頻率合成。 :指的是頻率合成器是否具有調(diào)幅 (AM)、調(diào)頻 (FM)、調(diào)相 (PM) 等功能。一般傳統(tǒng)的信號(hào)發(fā)生器采用諧振法，即用具有頻率選擇性的正反饋回路來產(chǎn)生正弦振蕩，獲得所需頻率信號(hào)，但難以產(chǎn)生大量的具有同一穩(wěn)定度和準(zhǔn)確度的不同頻率。完成直接數(shù)字頻率合成的辦它是目前最新的產(chǎn)生頻率源的頻率合成技術(shù)。早在 1932 年DeBellescize 提出的同步檢波理論中首次公布發(fā)表了對(duì)鎖相環(huán)路的描述。直接頻率合成能實(shí)現(xiàn)快速頻率變換、幾乎任意高的頻率分辨力、低相位噪聲及很高的輸出頻率。 中國(guó)石油大學(xué)（北京 )本科設(shè)計(jì) 第 IX 頁(yè) 第 2 章 直接數(shù)字頻率合成器的原理及性能 第 1 頁(yè) 第二章 直接數(shù)字頻率合成器的原理及性能 頻率合成器簡(jiǎn)介 頻率合成技術(shù)概述 頻率合成器是現(xiàn)代電子系統(tǒng)的重要組成部分，它作為電子系統(tǒng)的“心臟”， 在通信、雷達(dá)、電子對(duì)抗、導(dǎo)航、儀器儀表等許多領(lǐng)域中得到廣泛的應(yīng)用。計(jì)數(shù)器產(chǎn)生的地址碼提供讀出存儲(chǔ)器中波形數(shù)據(jù)所需要的地址信號(hào)，波形數(shù)據(jù)依次讀出后送至高速 D/A 轉(zhuǎn)換器，將之轉(zhuǎn)變?yōu)槟M量，經(jīng)低通濾波器后輸出所需的波形。受計(jì)算機(jī)運(yùn)行速度的限制，輸出信號(hào)的頻率較低。變得操作越來越簡(jiǎn)單而輸出波形的能力越來越強(qiáng)。目前，波形發(fā)生器由獨(dú)立的臺(tái)式儀器和適用于個(gè)人計(jì)算機(jī)的插卡以及新近開發(fā)的 VXI 模塊。 到了二十一世紀(jì)，隨著集成電路技術(shù)的高速發(fā)展，出現(xiàn)了多種工作頻率可過 oHz 的 ons 芯片〔 38〕仁 39〕，同時(shí)也推動(dòng)了函數(shù)波形發(fā)生器的發(fā)展， 2021 年 Agilent 能夠產(chǎn)生高達(dá) 50OMHz 的頻 率，采樣的頻率可達(dá) 。這個(gè)時(shí)期的波形發(fā)生器多采用模擬電子技術(shù)，而且模擬器件 構(gòu)成的電路存在著尺寸大、價(jià)格貴、功耗大等缺點(diǎn)，并且要產(chǎn)生較為復(fù)雜的信號(hào)波形，則電路結(jié)構(gòu)非常復(fù)雜?？梢?，為適應(yīng)現(xiàn)代電子技術(shù)的不斷發(fā)展和市場(chǎng)需求，研究制作高性能的任意波形發(fā)生器 (ArbitrarywaveformGenerator，簡(jiǎn)稱 AwG)十分有必要，而且意義重大。 關(guān)鍵詞 :函數(shù)發(fā)生器，直接數(shù)字頻率合成，現(xiàn)場(chǎng)可編程門陣列 中國(guó)石油大學(xué)（北京 )本科設(shè)計(jì) 第 II 頁(yè) The Design and Realize of DDS Based on FPGA Abstract Arbitrary Waveform Generator(AWG) is one of the most popular instruments in modern testing domains， Which represents the developing direction of signal sources 中國(guó)石油大學(xué)（北京 )本科設(shè)計(jì) 第 I 頁(yè) 基于 FPGA 的函數(shù)信號(hào)發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn) 摘要 波形發(fā)生器己成為現(xiàn)代測(cè)試領(lǐng)域應(yīng)用最為廣泛的通用儀器之一，代表了信號(hào)源的發(fā)展方向