基于fpga的基于dds技術(shù)的信號發(fā)生器設(shè)計(jì)(存儲(chǔ)版)
【正文】 TRING。 PORT ( clock0 : IN STD_LOGIC 。編譯后仿真得到如下波形。 END ssb。 numwords_a : NATURAL。 address_a: IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 USE 。 32 位加法器模塊 USE 。 10 位加法器模塊 USE 。 32 位寄存器模塊 USE 。 THEN DOUT = DIN。 DOUT : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) )。 END behav。 頻率控制字 PWORD : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。 B : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。復(fù)位信號 reset， 時(shí)鐘信號 clk address:in std_logic_vector(9 DOWNTO 0)。復(fù)位信號 reset， 時(shí)鐘信號 clk address:in std_logic_vector(9 DOWNTO 0)。復(fù)位信號 reset， 時(shí)鐘信號 clk address:in std_logic_vector(9 DOWNTO 0)。 SIGNAL P10B,LIN10B,SIN10B:STD_LOGIC_VECTOR( 9 DOWNTO 0)。 BEGIN F32B(22 DOWNTO 15)=FWORD 。 u4 : ADDER10B PORT MAP( A=P10B,B=D32B(31 DOWNTO 22),S=LIN10B )。 END。將其他波做成了 ROM。 功能分析 實(shí)驗(yàn)課題 本次實(shí)驗(yàn)課程達(dá)到了通過頻率控制字調(diào)節(jié)各種波形的頻率。在設(shè)計(jì)過程中，我們經(jīng)常需要修改、完善系統(tǒng) 的功能，這也只是改變代碼并下載到芯片中就行了，省去了很多時(shí)間。 通過這次課程設(shè)計(jì)，我對 FPGA 的整個(gè)開發(fā)過程有了更加深入的了解，并有了實(shí)際動(dòng)手操作的經(jīng)驗(yàn)，讓我更好的掌握了相關(guān)知識(shí)。 故障四： （ 1）現(xiàn)象： AM 波形和 DSB 波形的波峰失真嚴(yán)重。導(dǎo)致其他波形輸出頻率過高。 u13 : am PORT MAP( address=SIN10B,q=cc7, clock=CLK )。 u2 : REG32B PORT MAP( DOUT=D32B,DIN= DIN32B, LOAD=CLK )。 SIGNAL cc7 : STD_LOGIC_VECTOR( 9 DOWNTO 0)。 END COMPONENT。 END COMPONENT。 END COMPONENT。 END COMPONENT。 END COMPONENT。 END COMPONENT。 時(shí)鐘信號 sel : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 END IF。 ENTITY REG10B IS PORT ( Load : IN STD_LOGIC。EVENT AND Load = 39。 END behav。 END behav。 end b。 選擇波形程序設(shè)計(jì) LIBRARY IEEE。 width_byteena_a : NATURAL )。 lpm_hint : STRING。 clock : IN STD_LOGIC 。 END SYN。 width_a : NATURAL。 intended_device_family : STRING。 ENTITY am IS PORT ( address : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 altsyncram_ponent : altsyncram GENERIC MAP ( clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = , intended_device_family = Cyclone II, lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, numwords_a = 1024, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = UNREGISTERED, widthad_a = 10, width_a = 10, width_byteena_a = 1 ) PORT MAP ( clock0 = clock, address_a = address, q_a = sub_wire0 )。 widthad_a : NATURAL。 init_file : STRING。 USE 。 BEGIN q = sub_wire0(9 DOWNTO 0)。 outdata_reg_a : STRING。 clock_enable_output_a : STRING。 LIBRARY altera_mf。 END COMPONENT。 outdata_aclr_a : STRING。 COMPONENT altsyncram GENERIC ( clock_enable_input_a : STRING。 USE 。 q_a : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。 operation_mode : STRING。 ARCHITECTURE SYN OF fangbo IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (9 DOWNTO 0)。 程序 LIBRARY ieee。經(jīng)過重新焊接后就可以輸出波形了。 FPGA 最小系統(tǒng)簡介 通過 APS 接口下載程序到 FPGA。 該芯片包含 8 位輸入寄存器、 8 位 DAC 寄存器、 8 位 D/A轉(zhuǎn)換器。 2)累加器 相位累加器的組成 = N 位加法器 +N 位寄存器 相位累加器的作用：在時(shí)鐘的作用下，進(jìn)行相位累加 注意：當(dāng)相位累加器累加滿量時(shí)就會(huì)產(chǎn)生一次溢出，完成一個(gè)周期性的動(dòng)作。 USE 。 init_file : STRING。 widthad_a : NATURAL。 altsyncram_ponent : altsyncram GENERIC MAP ( clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = , intended_device_family = Cyclone II, lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, numwords_a = 1024, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = UNREGISTERED, widthad_a = 10, width_a = 10, width_byteena_a = 1 ) PORT MAP ( clock0 = clock, address_a = address, q_a = sub_wire0 )。 ENTITY sanjiaobo IS PORT ( address : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 intended_device_family : STRING。 width_a : NATURAL。 END SYN。 clock : IN STD_LOGIC 。 lpm_hint : STRING。 width_byteena_a : NATURAL )。 鋸
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