【正文】 216 =,故都能達(dá)到指標(biāo)要求。 通過設(shè)計(jì)其低層原理圖見附錄，其系統(tǒng)的 DDS模塊圖如下圖 52所示 圖 52 DDS 模塊圖 DDS 中的分頻、累加器及正弦波的仿真如圖 5 5 55 所示： 圖 53 分頻仿真圖 圖 54 K=10 時(shí)累加器的仿真圖 圖 55 正弦波的仿真圖 基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 26 6 結(jié)論 基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì)這個(gè)課題的設(shè)計(jì)目的是充分運(yùn)用大學(xué)期間所學(xué)的專業(yè)知識(shí)，考察現(xiàn)在正在使用的信號(hào)發(fā)生器的基本功能，完成一個(gè)基本的實(shí)際系統(tǒng)的設(shè)計(jì)全過程。 當(dāng)然本設(shè)計(jì)還是存在一些不足之處，比如 在程序設(shè)計(jì)中如何實(shí)現(xiàn)程序結(jié)構(gòu)的最優(yōu)化。波形存儲(chǔ)器設(shè)計(jì)主要考慮的問題是其容量的大小，利用波形幅值的奇、偶對(duì)稱特性，可以節(jié)省3/4 的資源，這是非?？捎^的。要達(dá)到相位調(diào)節(jié)步進(jìn) 1176。 又因?yàn)橄辔辉隽考拇嫫鳛?10 位，則由（ ）式得最高輸出頻率為： 16106m a x 2 ???of= 最低輸出頻率為 20HZ。支持 FLEX、 MAX、 ACEX1K 系列器件，可通過 MAX+plusⅡ圖形編輯器創(chuàng)建圖形設(shè)計(jì)文件 (.gdf)，通過 MAX+plusⅡ文本編輯器使用 VHDL 語言創(chuàng)建文本設(shè)計(jì)文件 (.vhd)，還可以通過 MAX+plusⅡ波形編輯器創(chuàng)建波形設(shè)計(jì)文件 (.wdf)。設(shè)計(jì)項(xiàng)目校驗(yàn)方法包括功能仿真、模擬仿真和定時(shí)分析。 使用 MAX+PLUSⅡ 的設(shè)計(jì)過程包括以下幾步，若任一步出錯(cuò)或未達(dá)到設(shè)計(jì)要求則應(yīng)修改設(shè)計(jì)，然后重復(fù)以后各步，如 下圖 51 所示。 FPGA 完成對(duì)鍵盤的掃描，實(shí)現(xiàn)對(duì)頻率控制字的讀入及處理。經(jīng)過第二級(jí)求和運(yùn)算放大器 F2 后得到雙極性模擬輸出電壓為 REFREF VVRRVRVV ?????? 01010 22)2( () 把 ()式代入 ()式整理得 ： REFnn VDV110 2 2???? () 基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 19 若 D/A 轉(zhuǎn)換器輸出為雙 極性，如 圖 44 所示 WR12ILE19WR218XFER17GND10DI416DI515DI614DI713DI25DI34Iout212Rfb9Vref8VCC20DI07DI16Iout111CS1AGND3DAC0832+LM324+LM324RR102RR82RR95VV01DI0DI1DI2DI3DI4DI5DI6DI7WRCSVO 圖 44 D/A轉(zhuǎn)換 器 雙 極性 輸 出 電 路 濾波電路 如圖 41 所示，設(shè)計(jì) D/A 輸出后，通過濾波電路、輸出緩沖電路，使信號(hào)平滑且具有負(fù)載能力。由 WRXFER 的邏輯組合產(chǎn)生 LE2，當(dāng) LE2 為高電平時(shí)， DAC 寄存器的輸出隨寄存器的輸入而變化， LE2 的負(fù)跳變時(shí)將數(shù)據(jù)鎖存器的內(nèi)容打入 DAC 寄存器并開始 D/A 轉(zhuǎn)換。 DAC0832 芯片簡(jiǎn)介 利用 FPGA 芯片 和 DAC0832 進(jìn)行低頻函數(shù)信號(hào)發(fā)生器的設(shè)計(jì)。在設(shè)計(jì)時(shí)可充分利用信號(hào)周期內(nèi)的對(duì)稱性和算術(shù)關(guān)系來減少 EAB 的開銷。 綜合考慮后，相位累加器采用流水線技術(shù)來實(shí)現(xiàn)，這樣能保證較高的資源利用率，又能提高系統(tǒng)的性能和速度。 FPGA 設(shè)計(jì) DDS 電路的具體實(shí)現(xiàn) FPGA 設(shè)計(jì)的 DDS 系統(tǒng)主要由相位累加器及相位 /幅度轉(zhuǎn)換電路組成 ]11[ 。具體方案如下 :累加器由加法器和 D 觸發(fā)器級(jí)聯(lián)組成。原理框圖同 ASK。 原理 框 圖如 圖 34 所示 圖 34 AM 原理框圖 FM 調(diào)制原理 由于調(diào)制信號(hào)都是 1KHz 的正弦波，所以為了節(jié)省資源， FM和 AM的信號(hào)用同一個(gè)信號(hào)。相位累加器我們采用的是 32 位的，系統(tǒng)時(shí)鐘采用 100M。相位累加器原理框圖如圖 32 所示 。它是 由參考時(shí)鐘、相位累加器、正弦查詢表和 D／ A 轉(zhuǎn)換器組成， DDS 的 結(jié) 構(gòu)有很多種，其基本的 電 路原理可用 圖 31 來 表示 。 在 FPGA 中常用的編程工藝有反熔絲和 SRAM 兩類。通常來說，在歐洲和美國(guó)用 Xilinx 的人多，在日本和亞太地區(qū)用 ALTERA 的人多。 ALTERA：九十年代以后發(fā)展很快，是最大可編程邏輯器件供應(yīng)商之一。 FPGA 的應(yīng)用可分為三個(gè)層面：電路設(shè)計(jì)， 產(chǎn)品設(shè)計(jì) ，系統(tǒng)設(shè)計(jì) （ 1） 電路設(shè)計(jì)中 FPGA 的 應(yīng)用 ： 連接邏輯，控制邏輯是 FPGA 早期發(fā)揮作用比較大的領(lǐng)域也是 FPGA 應(yīng)用的基石．事實(shí)上在電路設(shè)計(jì)中應(yīng)用 FPGA 的難度還是比較大的這要求開發(fā)者要具備相應(yīng)的硬件知識(shí)（電路知識(shí)）和軟件應(yīng)用能力（開發(fā)工具）這方面的人才總是緊缺的，往往都從事新技術(shù)， 新產(chǎn)品 的開發(fā)成功的產(chǎn)品將變成市場(chǎng)主流基礎(chǔ)產(chǎn)品供產(chǎn)品設(shè)計(jì)者應(yīng)用在不遠(yuǎn)的將來，通用和專用 IP 的設(shè)計(jì)將成為一個(gè) 熱門行業(yè) ！搞電路設(shè)計(jì)的前提是必須要具備一定的硬件知識(shí)．在這個(gè)層面，干重于學(xué)，當(dāng)然，快速入門是很重要的，越好的位子越不等人電路開發(fā)是黃金飯碗． （ 2） 產(chǎn)品設(shè)計(jì) ： 把相對(duì)成熟的技術(shù)應(yīng)用到某些特定領(lǐng)域如通訊，視頻，信息處理等等開發(fā)出滿足行業(yè)需要并能被行業(yè)客戶接受的產(chǎn)品這方面主要是 FPGA 技術(shù)和基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 7 專業(yè)技術(shù)的結(jié)合問題，另外還有就是與專業(yè)客戶的界面問題產(chǎn)品設(shè)計(jì)還包括 專業(yè)工具類產(chǎn)品及民用產(chǎn)品，前者重點(diǎn)在性能，后者對(duì)價(jià)格敏感產(chǎn)品設(shè)計(jì)以實(shí)現(xiàn)產(chǎn)品功能為主要目的， FPGA 技術(shù)是一個(gè)實(shí)現(xiàn)手段在這個(gè)領(lǐng)域， FPGA 因?yàn)榫邆浣涌?，控制，功能IP，內(nèi)嵌 CPU 等特點(diǎn)有條件實(shí)現(xiàn)一個(gè)構(gòu)造簡(jiǎn)單，固化程度高，功能全面的系統(tǒng)產(chǎn)品設(shè)計(jì)將是 FPGA 技術(shù)應(yīng)用最廣大的市場(chǎng)，具有極大的爆發(fā)性的需求空間產(chǎn)品設(shè)計(jì)對(duì)技術(shù)人員的要求比較高，路途也比較漫長(zhǎng)不過現(xiàn) 在整個(gè)行業(yè)正處在組建＂首發(fā)團(tuán)隊(duì)＂的狀態(tài)，只要加入，前途光明產(chǎn)品設(shè)計(jì)是一種 職業(yè)發(fā)展 方向定位，不是簡(jiǎn)單的愛好就能做到的！產(chǎn)品設(shè)計(jì)領(lǐng)域會(huì)造就大量的企業(yè)和企業(yè)家，是一個(gè)近期的發(fā)展熱點(diǎn)和機(jī)遇 （ 3） 系統(tǒng)級(jí)應(yīng)用 ： 系統(tǒng)級(jí)的應(yīng)用是 FPGA 與傳統(tǒng)的 計(jì)算機(jī)技術(shù) 結(jié)合，實(shí)現(xiàn)一種FPGA 版的 計(jì)算機(jī)系統(tǒng) 如用 Xilinx V4， V5 系列的 FPGA，實(shí)現(xiàn)內(nèi)嵌 POWER PC CPU， 然后再配合各 種外圍功能，實(shí)現(xiàn)一個(gè)基本環(huán)境，在這個(gè)平臺(tái)上跑 LINIX 等系統(tǒng)這個(gè)系統(tǒng)也就支持各種標(biāo)準(zhǔn)外設(shè)和功能接口（如圖象接口）了這對(duì)于快速構(gòu)成FPGA 大型系統(tǒng)來講是很有幫助的。 FPGA 是 在 PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 用該方案來實(shí)現(xiàn) DDS 具有較強(qiáng)的靈活性， 可以 根據(jù)我們的需要寫進(jìn)去不同的功能模塊，以此來達(dá)到題目所要求的功能。在設(shè)計(jì)界里眾所周知， DDS 器件采用高速數(shù)字電路和高速 D/A 轉(zhuǎn)換技術(shù)，具有頻率轉(zhuǎn)換時(shí)間短、頻率分辨率高、頻率穩(wěn)定度高、輸出信號(hào)頻率和相位可快速程控切換等優(yōu)點(diǎn)，所以，我們可以利用 DDS 具有很好的相位控制和幅度控制功能，另外其數(shù)據(jù)采樣功能也是極具精確和完善的，它可以產(chǎn)生較為精確的任何有規(guī)則波形信號(hào)， 可以實(shí)現(xiàn)對(duì)信號(hào)進(jìn)行全數(shù)字式調(diào)制?！?359176。本設(shè)計(jì)主要研究由單片機(jī)控制， 以單片機(jī)系統(tǒng)作為主控制部分， 用現(xiàn)場(chǎng)可編程邏輯器件 FPGA 實(shí)現(xiàn) DDS 功能，產(chǎn)生 頻率、相位可調(diào)的 精密 正弦波信號(hào)， 其各功能模塊采用 硬件描述語言 VHDL 來基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 3 實(shí)現(xiàn)和仿真的方法， 并對(duì)設(shè)計(jì)系統(tǒng)進(jìn)行理論性測(cè)試分析，達(dá)到課題研究目標(biāo)和目的。 DDS 具有相位和頻率分辨率高、穩(wěn)定度好、頻率轉(zhuǎn)換時(shí)間短、輸出相位連續(xù)、可以實(shí)現(xiàn)多種數(shù)字與模擬調(diào)制的優(yōu)點(diǎn)，而可編程門陣列（ FPGA）具有集成度高、通用性好、設(shè)計(jì)靈活 、編程方便、可以實(shí)現(xiàn)芯片的動(dòng)態(tài)重構(gòu)等特點(diǎn)，因此可以快速地完成復(fù)雜的數(shù)字系統(tǒng)。 FPGA(Field Programmable Gate Array,現(xiàn)場(chǎng)可編程門陣列 )在現(xiàn)代數(shù)字電路設(shè)計(jì)中發(fā)揮著越來越重要的作用。所以今天無論是民用的移動(dòng)電話、程控交換機(jī)、集群電臺(tái)、廣播發(fā)射機(jī)和調(diào)制解調(diào)器 ,還是軍用的雷達(dá)設(shè)備、圖形處理儀器、遙控遙測(cè)設(shè)備、加密通信機(jī)中 ,都已廣泛地使用大規(guī)模可編程器件 [1]。使用單片機(jī)靈活的控制能力與 FPGA 器件的高性能、高集成度相結(jié)合，可以克服傳統(tǒng) DDS 設(shè)計(jì)中的不足，從而設(shè)計(jì)開發(fā)出性能優(yōu)良的 DDS系統(tǒng)。 與傳統(tǒng)的頻率合成方法相比， DDS 合成信號(hào)具有 頻率切換時(shí)間短、頻率分辨率高、相位變化連續(xù)等諸多優(yōu)點(diǎn)。而大規(guī)?？删幊唐骷?CPLD/FPGA 在集成度、功能和速度上的優(yōu)勢(shì)正好滿足通信系統(tǒng)的這些要求。 目前，我國(guó)的電子產(chǎn)品市場(chǎng)正在迅速的壯大，市場(chǎng)前景廣闊。 隨著數(shù)字信號(hào)處理和集成電路技術(shù)的發(fā)展，直接數(shù)字頻率合成（ DDS） 的 應(yīng)用也越來越廣泛。 本文主要 研究的 工作 和目標(biāo) 信號(hào)發(fā)生器一般是指能自動(dòng)產(chǎn)生具有一定頻率和幅度的正弦波、三角波（鋸齒波）、方波（矩形波）、階梯波等電壓波形的電路或儀器 [4]。 可知 系統(tǒng)的性能要求 如下 ： （ 1） 頻率范圍 20Hz～ 20KHZ，步進(jìn) 20Hz； （ 2） 相位 差 0176。 方案二 ：采用專用 DDS 芯片 AD9852 來設(shè)計(jì)，其總體框圖如圖 21 所示。該方案是利用 FPGA具有的靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改，極大地提高了電子系統(tǒng)設(shè)計(jì)的靈活性和通用性， 而且大大縮短了系統(tǒng)的開發(fā)周期。 相位累加器 ROM D/A變換 低通濾波 基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 6 3 FPGA部分 設(shè)計(jì) FPGA 的簡(jiǎn)介 FPGA 是現(xiàn)場(chǎng)可編程門陣列 (Field Programmable Gate Array)的英語縮寫，它是在陣列的各個(gè)節(jié)點(diǎn)放上由門 、觸發(fā)器等做成的邏輯單元，并在各個(gè)單元之間預(yù)先制作了許多連線。 鑒于高頻疲勞試驗(yàn)機(jī)控制器控制規(guī)模比較大，功能復(fù)雜，故我們?cè)谘兄七^程中，在傳統(tǒng)試驗(yàn)機(jī)控制器的基礎(chǔ)上，通過 FPGA 技術(shù)及微機(jī)技術(shù)兩者的結(jié)合，來全面提升控制器系統(tǒng)的性能，使整機(jī)的工作效率、控制精度和電氣系統(tǒng)可靠性得到了提高，且操作方便而又不乏技術(shù)的先進(jìn)性。 不同的廠家所提供的芯片也各有不同。開發(fā)軟件為ISE。主要產(chǎn)品有ispMACH4000， EC/ECP,XO,XP 以及可編程模擬器件等 。 DDS 原理 及相關(guān) 介紹 直接數(shù)字頻率合成器 （ DDS）的基本原理： DDS 是利用采樣定理， 根據(jù)相位間隔對(duì)正弦信號(hào)進(jìn)行取樣、量化、編碼，然后儲(chǔ)存在 EPROM 中構(gòu)成一個(gè)正弦查詢表 ，通過查表法產(chǎn)生波形 [2]。 低通 濾 波器用于 濾 除不需要的取 樣 分量，以便 輸 出 頻譜純凈 的正弦波信 號(hào) 。 各模塊發(fā)生原理 正弦波發(fā) 生模塊原理 為了增強(qiáng)系統(tǒng)的可靠性，我們?cè)?相位累加器和正弦表之前各加了一個(gè) 32 位的寄存器用以隔離前后級(jí)。該調(diào)制波經(jīng)過幅值放大以后，再與一個(gè)直流分量疊加，然后與載波相乘 就得到了AM 波，可以通過調(diào)節(jié)幅值放大倍數(shù)得到不同的調(diào)制度。同樣為了節(jié)省資源同時(shí)為了簡(jiǎn)化設(shè)計(jì)，我們也是用了一個(gè)使能端來得到 FSK 信號(hào)。其基本環(huán)節(jié)由計(jì)數(shù) 器、只讀存儲(chǔ)器、數(shù)模轉(zhuǎn)換器和濾波器等組成。就合成信號(hào)質(zhì)量而言，專用 DDS 芯片由于采用特定的集成工藝，內(nèi)部數(shù)字信號(hào)抖動(dòng)很小，可以輸出高質(zhì)量的模擬信號(hào)；利用 FPGA基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 14 也能輸出較高質(zhì)量的信號(hào)，雖然達(dá)不到專用 DDS 芯片的水平，但信號(hào)精度誤差在允許范圍之內(nèi) [8]。但是流水線技術(shù)比較適合開環(huán)結(jié)構(gòu)的電路，要用在累加器這樣的閉環(huán)反饋的電路中必須謹(jǐn)慎考慮，以保證設(shè)計(jì)的準(zhǔn)確無誤。 在 FPGA（針對(duì) Altera 公司的器件）中， ROM 一般由 EAB 實(shí)現(xiàn)，且 ROM 表的基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 15 尺寸隨地址位數(shù)或數(shù)據(jù)位數(shù)的增加 成指數(shù)遞增關(guān)系，因此在滿足信號(hào)性能的前提下，如何有效利用 FPGA 的有限資源，成為相位 /幅度轉(zhuǎn)換電路中最關(guān)鍵的一點(diǎn) [14]。在此選用轉(zhuǎn)換速率為 500ns 的芯片 DAC0832 作為數(shù)字量到模擬量的轉(zhuǎn)換器件。由 ILE、CS、 WR1 的邏輯組合產(chǎn)生 LE1，當(dāng) LE1 為高電平時(shí)，數(shù)據(jù)鎖存器狀態(tài)隨輸入數(shù)據(jù)線變換， LE1 的負(fù)跳變時(shí)將輸入數(shù)據(jù)鎖存； XFER：數(shù)據(jù)傳輸控制信號(hào)輸入線，低電平有效，負(fù)脈沖（脈寬應(yīng)大于 500ns）有效； WR2： DAC 寄存器選通輸入線，負(fù)脈沖（脈寬應(yīng)大于 500ns）有效。由 (1)式看出 ,如果 VREF為正 ,則 V01 為負(fù)； VREF 為負(fù)，則 V01 為正，單極性輸出。 A1f2g3e4d5A6c8DP7b9a10DS?Dpy