【正文】 芯片 目前主流的 FPGA 仍是基于查找表技術(shù)的，已經(jīng)遠(yuǎn)遠(yuǎn)超出了先前版本的基本性能，并且整合了常用功能（如 RAM、時(shí)鐘管理和 DSP）的硬核（ ASIC 型）模塊。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更便宜的造價(jià)。在大多數(shù)的FPGA 里面，這些可編輯的元件里也包含 記憶元件例如 觸發(fā)器 （ Flip－ flop）或者其他更加完整的記憶塊 [5]。 現(xiàn)場(chǎng)可編程門(mén)南昌航空大學(xué)學(xué)士 學(xué)位論文 4 陣列（ FPGA）是可編程器件。 2）加幀同步碼 ,按一定格式組織數(shù)據(jù)包 。通常需要改變的參數(shù)（多變的原因）主要是 : 1）碼率即串行數(shù)據(jù)的速率 。在研究動(dòng)物的生活習(xí)性中，遙測(cè)南昌航空大學(xué)學(xué)士 學(xué)位論文 3 技術(shù)也是有力的手段，動(dòng)物帶上有 傳感器的發(fā)報(bào)機(jī)后，在實(shí)驗(yàn)室就可研究野外動(dòng)物的動(dòng)態(tài)。 遙測(cè)技術(shù)的目的 遙測(cè)不僅為了獲得數(shù)據(jù)，而是要為遙控目標(biāo)物體提供實(shí)時(shí)數(shù)據(jù)，常和遙控結(jié)合在一起。這一組合信號(hào)再去調(diào)制載波，經(jīng)天線發(fā)出，在接收端經(jīng)載波解調(diào)后，用一組濾波器濾出各路副載波，再各自解調(diào)出信號(hào)。時(shí)分制多用于被測(cè)信號(hào)較多而變化緩慢的緩變參數(shù)的測(cè)量。如果采樣脈沖的寬度或位置反映被測(cè)參數(shù)，則稱為脈沖寬度調(diào)制或脈沖位置調(diào)制(PDM、 PPM)。 時(shí)分制 按時(shí)間順序來(lái)區(qū)分通道。多路組合調(diào)制器輸出的信號(hào)調(diào)制發(fā)射機(jī)的載波，通過(guò)天線發(fā)射出去。 ３）終端設(shè)備，它的功能是接收信號(hào)，對(duì)信號(hào)進(jìn)行記錄，顯示和處理，以獲得測(cè)量結(jié)果。傳感器把被測(cè)參數(shù)變成電信號(hào)，變換器把電信號(hào)變換成適合于多路傳輸設(shè)備輸入端要求的信號(hào) [3]。 50～ 60年代，隨著通信理論、 通信技術(shù) 和半導(dǎo)體技術(shù)的發(fā)展，遙測(cè)技術(shù)在調(diào)制體制、傳輸距離、數(shù)據(jù)容量、測(cè)量精度以及設(shè)備小型化等方面都取得了很大的進(jìn)展。本文針對(duì)傳統(tǒng)的PCM 編碼方案 ,提出一種基于 FPGA 的 PCM 編碼新方案。南昌航空大學(xué)學(xué)士 學(xué)位論文 1 1 緒論 引言 隨著數(shù)字通信的廣泛應(yīng)用 ,可編程邏輯器件容量、功能的不斷擴(kuò)大 ,集成電路的設(shè)計(jì)已經(jīng)進(jìn)入片上系統(tǒng) (SOC)和專用集成電路 (ASIC)的時(shí)代。該方案相對(duì)于傳統(tǒng)的設(shè)計(jì)方法更適合于現(xiàn)代數(shù)字通信系統(tǒng) ,不但大大減少了周邊的設(shè)備 ,也使系統(tǒng)設(shè)計(jì)更加靈活 ,穩(wěn)定性更好 ,性價(jià)比更高 ,可以滿足多種環(huán)境下的遙測(cè)系統(tǒng)的要求。 60年代以來(lái)，遙測(cè)技術(shù)發(fā)展的顯著特點(diǎn)是：遙測(cè)設(shè)備的集成化、固態(tài)化、模塊化和計(jì)算機(jī)化，出現(xiàn)了可編程序遙測(cè)和自 適應(yīng)遙測(cè) [2]。 ２）傳輸設(shè)備，是一種多路通信設(shè)備。 南昌航空大學(xué)學(xué)士 學(xué)位論文 2 遙測(cè)技術(shù) 基本原理 航空航天遙測(cè)系統(tǒng)可分為飛行器遙測(cè)設(shè)備 （系統(tǒng)）和地面遙測(cè)設(shè)備（系統(tǒng)），前者主要由傳感器、多路組合調(diào)制器、發(fā)射機(jī)和天線組成，后者主要由接收機(jī)和天線、分路解調(diào)器等組成。接收端天線接收信號(hào)后送入接收機(jī)。采樣開(kāi)關(guān)按順序?qū)Ω髀沸盘?hào)巡回采樣，形成一個(gè)綜合脈沖序列。如用一組編碼來(lái)反映被測(cè)參數(shù)，則稱脈沖編碼調(diào)制 (PCM)。其中 PCM 體制的應(yīng)用更為廣泛。同樣，組合信號(hào)對(duì)發(fā)射載波的調(diào)制也可以采用上述三種方式中的任何一種。遙測(cè)作為一門(mén)綜合技術(shù)，隨著電子技術(shù)的發(fā)展而迅速發(fā)展，應(yīng)用十分廣泛 。遙測(cè)技術(shù)也用在醫(yī)學(xué)上，如測(cè)定宇航員和登山隊(duì)員身體情況。 2）字長(zhǎng) ,幀長(zhǎng)和同步碼。 3）并 /串轉(zhuǎn)換。與傳統(tǒng)邏輯電路和門(mén)陣列（如 PAL， GAL 及 CPLD器件）相比， FPGA 具有不同的結(jié)構(gòu)， FPGA 利用小型查找表（ 161RAM ）來(lái)實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè) D 觸發(fā)器的輸入端，觸發(fā)器再來(lái)驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng) I/O，由此構(gòu)成了即可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到 I/O 模塊。 系統(tǒng)設(shè)計(jì)師 可以根據(jù)需要通過(guò)可編輯的連接把 FPGA 內(nèi)部的邏輯塊連接起來(lái)，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè) 芯片 里。廠商也可能會(huì)提供便 宜的但是編輯能力差的 FPGA。FPGA 芯片主 要由 7 部分完成，分別為：可編程輸入輸出單元、基本可編程邏輯單元、完整的時(shí)鐘管理、嵌入塊式 RAM、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊 [8]。 外部輸入信號(hào)可以通過(guò) IOB 模塊的存儲(chǔ)單元輸入到 FPGA 的內(nèi)部，也可以直接輸入 FPGA 內(nèi)部。 2） 可配置邏輯塊（ CLB） CLB 是 FPGA 內(nèi)的基本邏輯單元。每個(gè)CLB模塊不僅可以用于實(shí)現(xiàn)組合邏輯、時(shí)序邏輯，還可以配置為分布式 RAM 和分布式 ROM[9]。 Xilinx 推出最先進(jìn)的 FPGA 提供數(shù)字時(shí)鐘管理和相位環(huán)路鎖定。 RAM、 FIFO 是比較普及的概念，在此就不冗述。 單片塊 RAM的容量為 18k 比特，即位寬為 18比特、深度為 1024，可以根據(jù)需要改變其位寬和深度，但要滿足兩個(gè)原則：首先，修改后的容量（位寬 深度）不能大于 18k 比特；其次，位寬最大不能超過(guò) 36比特。第一類(lèi)是全局布線資源，用于芯片內(nèi)部全局時(shí)鐘和全局復(fù)位 /置位的布線；第二類(lèi)是長(zhǎng)線資源，用以完成芯片 Bank 間的高速信號(hào)和第二全局時(shí)鐘信號(hào)的布線；第三類(lèi)是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線；第四類(lèi)是分布式的布線資源，用于專有時(shí)鐘、復(fù)位等控制信號(hào)線?，F(xiàn)在越來(lái)越豐富的內(nèi)嵌功能單元，使得單南昌航空大學(xué)學(xué)士 學(xué)位論文 7 片 FPGA 成為了系統(tǒng)級(jí)的設(shè)計(jì)工具，使其具備了軟硬件聯(lián)合設(shè)計(jì)的能力，逐步向SOC 平臺(tái)過(guò)渡 [12]。 7） 內(nèi)嵌專用硬核 內(nèi)嵌專用硬核是相對(duì)底層嵌入的軟核而言的，指 FPGA 處理能力強(qiáng)大的硬核（ Hard Core），等效于 ASIC 電路。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 可以說(shuō)， FPGA 芯片 是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一 。FPGA 可以完成全定制或者半定制ASIC 電路的中試樣片 。 3） 系統(tǒng)級(jí)應(yīng)用 系統(tǒng)級(jí)的應(yīng)用是 FPGA 與傳統(tǒng)的計(jì)算機(jī)技術(shù)結(jié)合，實(shí)現(xiàn)一種 FPGA 版的 計(jì)算機(jī)系統(tǒng) 如用 Xilinx V4, V5 系列的 FPGA，實(shí)現(xiàn)內(nèi)嵌 POWER PC CPU, 然后再配合各種外圍功能，實(shí)現(xiàn)一個(gè)基本環(huán)境，在這個(gè)平臺(tái)上跑 LINUX 等系統(tǒng)這個(gè)系統(tǒng)也就支持各種標(biāo)準(zhǔn)外設(shè)和功能接口（如圖象接口）了這對(duì)于快速構(gòu)成FPGA 大型系 統(tǒng)來(lái)講是很有幫助的。隨著 FPGA 性能的高速發(fā)展和設(shè)計(jì)人員自身能力的提高， FPGA 將進(jìn)一步擴(kuò)大可編程芯片的領(lǐng)地，將復(fù)雜的芯片擠向高端和超復(fù)雜的應(yīng)用。 4） MCU、 DSP、 MPU 等嵌入式處理器將成為 FPGA 應(yīng)用的核心。 HDL 語(yǔ)言有如下特點(diǎn)： (1)HDL 以行為描述見(jiàn)長(zhǎng)，它能從比較抽象的角度描述硬件的行為。 通過(guò)模擬，可驗(yàn)證設(shè)計(jì)的正確性；通過(guò)綜合，抽象的設(shè)計(jì)描述將自動(dòng)地自上而下地轉(zhuǎn)化為實(shí)在的物理設(shè)計(jì)邏輯圖、電路圖，直至版圖。我們的最終目的是在最短的時(shí)間內(nèi)，用自己最熟悉的工具設(shè)計(jì)出高效，穩(wěn)定，符合設(shè)計(jì)要求的電路。 1989 年 CADENCE 公司收購(gòu)了 GDA 公司，使得 VerilogHDL 成為了該公司的獨(dú)家專利。 Verilog HDL 適合算法級(jí) (Algorithm)、寄存器傳輸級(jí) (RTL)、邏輯級(jí) (Logic)、門(mén)級(jí) (Gate)和板圖級(jí) (Layout)等各個(gè)層次的設(shè) 計(jì)和描述。 1987 年 12 月， IEEE 接受 VHDL 為標(biāo)準(zhǔn)的 HDL，這就是IEEESTDl0761987[LRM87]。在描述風(fēng)格上， VHDL 支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述。因此用 VHDL 描述的設(shè)計(jì)文件，可用不同的設(shè)計(jì)工具。這樣，在工藝更新時(shí)，就無(wú)須修改原程序，只要改變相應(yīng)的映射工具就行了。 veriIog HDL 和 VHDL 的比較 目前最主要的硬件描述語(yǔ)言是 VHDL 和 Verilog HDL。學(xué)習(xí) VHDL 比學(xué)習(xí) Verilog 難一些，但 Verilog自由的語(yǔ)法也使得的初學(xué)者容易上手但也容易出錯(cuò)。 開(kāi)發(fā)軟件 QUARTUS II QUARTUS II 簡(jiǎn)介 Quartus II 是 Altera 公司提供的 FPGA/CPLD 開(kāi)發(fā)集成環(huán)境， Altera 是世界上最大的可編程邏輯器件供應(yīng)商之一。另外，還可以利用工業(yè)標(biāo)準(zhǔn)的 EDA設(shè)計(jì)工具生成設(shè)計(jì)文件。一般而言，如果對(duì)系統(tǒng)很了解，并且系統(tǒng)速率較高，或在大系統(tǒng)中對(duì)時(shí)間特性要求較高的部分，可以采用這種方法。采用語(yǔ)言描述的優(yōu)點(diǎn)是效率較高，結(jié)果也較容易仿真，信號(hào)觀察也較方便，在不同的設(shè)計(jì)輸入庫(kù)之間轉(zhuǎn)換非常方便。 (1)自動(dòng)錯(cuò)誤定位 QUARTUS II 的 Message Processor 與 QUARTUS II 的所有應(yīng)用程序通信，可以給出信息 (錯(cuò)誤、警告等 )。綜合選擇是面向特定器件系列專門(mén)設(shè)置的，這樣可以發(fā)揮器件結(jié)構(gòu)的優(yōu)勢(shì)。此時(shí)，只運(yùn)行仿真網(wǎng)絡(luò)表的提取，而不作布局布線，所以，此時(shí)的仿真沒(méi)有延時(shí)信息，所有的延時(shí)均為零延時(shí)，而且可以預(yù)測(cè)所有的信號(hào)，對(duì)于初步的功能檢測(cè)非常方便。如果檢查到錯(cuò)誤，則需要重新輸入，重復(fù)這個(gè)過(guò)程。主要的配置參數(shù)包括器件類(lèi)型、管腳的設(shè)置、速率及面積的比重、時(shí)間參數(shù)的要求、布線時(shí)的設(shè)置等。 QUARTUS II 的仿真器具有很強(qiáng)的靈活性，可以控制對(duì)單器件或多器件 設(shè)計(jì)的仿南昌航空大學(xué)學(xué)士 學(xué)位論文 14 真。為便于比較設(shè)計(jì)者可以使用波形編輯器把兩次仿真的結(jié)果重疊起來(lái)。歸納起來(lái)： PCM 采編器有如下功能： 1)控制數(shù)據(jù)采集的時(shí)序； 2)加幀同步碼 ,按一定格式組織數(shù)據(jù)包； 3)并 /串轉(zhuǎn)換。由于遙測(cè)系統(tǒng)任務(wù)的多變性 ,所以要求 PCM 遙測(cè)設(shè)備具有可編程的特性。 幀同步字 數(shù)據(jù)通道 1 數(shù)據(jù)通道 2 ? 數(shù)據(jù)通道 N 幀同步字 ? 南昌航空大學(xué)學(xué)士 學(xué)位論文 15 圖 采編器結(jié)構(gòu)圖 采編器內(nèi)部進(jìn)行并 /串轉(zhuǎn)換時(shí) ,由一個(gè) 8 選 1 數(shù)據(jù)選擇器和一個(gè) D觸發(fā)器完成 .由位計(jì)數(shù)器和 8 選 1 數(shù)據(jù)選擇器選通當(dāng)前數(shù)據(jù)位 ,并通過(guò)觸發(fā)器采樣消除毛刺。數(shù)據(jù)的幀格式由字計(jì)數(shù)器、地址譯碼器和數(shù)據(jù)選擇器控制 .當(dāng)字計(jì)數(shù)器值為 1 時(shí) ,譯碼器選通幀同步碼高位 ,經(jīng)過(guò) 24 選 8 數(shù)據(jù)選擇器后進(jìn)行并 /串轉(zhuǎn)換 ,并經(jīng) D 觸發(fā)器采樣后輸出 。根據(jù)圖 ,首先進(jìn)行原理圖設(shè)計(jì) ,即為頂層文件設(shè)計(jì)；接著細(xì)化原理圖中的各個(gè)功能模塊 ,編程并仿真其功能 ,即為底層文件設(shè)計(jì) 。碼率 500kb/s，字長(zhǎng)為 8 bit,幀長(zhǎng)為 128 字 ,幀同步碼為 E848h。 DATAOUT為串行數(shù)據(jù)輸出。 LIBRARY IEEE。 y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。a。 END IF。a=10 時(shí)，輸出為 10111110 即 ah 當(dāng) sel=bamp。 LIBRARY IEEE。 y:OUT STD_LOGIC)。bamp。 ELSIF(sel=010)THEN y=D(1)。 ELSIF(sel=110)THEN y=D(5)。 END rtl。USE 。 ARCHITECTURE rtl OF dffr IS SIGNAL q_in:STD_LOGIC。139。EVENT AND clk=39。 END PROCESS。 ENTITY rplcont1 IS PORT(clk,clr:IN STD_LOGIC。 SIGNAL count: STD_LOGIC_