基于fpga的spi接口設計-資料下載頁
2025-06-18 15:35本頁面
【正文】 egin spics = 139。b0。 spiclk = 139。b0。 dreceive[2] =spidi。 dstate = 839。d15。 end 839。d15: begin spics = 139。b0。 spiclk = 139。b1。 dstate = 839。d16。 end 839。d16: begin spics = 139。b0。 spiclk = 139。b0。 dreceive[1] =spidi。 dstate = 839。d17。 end 839。d17: begin spics = 139。b0。 spiclk = 139。b1。 dstate = 839。d18。 end 839。d18: begin spics = 139。b0。 spiclk = 139。b0。 dreceive[0] =spidi。 dstate = 839。d19。 end 839。d19: begin spics = 139。b0。 spiclk = 139。b0。 spido = 139。b1。 dstate = 839。d20。 dataout =dreceive。 end 839。d20: begin spics = 139。b1。 //片選信號無效 spiclk = 139。b1。 spido = 139。b1。 dstate = 839。d0。 spistate =idle。 end endcase end default: begin spics = 139。b1。 spiclk = 139。b1。 spido = 139。b1。 spistate = idle。 end endcase end endendmodule`timescale 1ns / 1psVerilog Module測試模塊：////////////////////////////////////////////////////////////////////////////////// Company: // Engineer://// Create Date: 16:27:15 04/10/2013// Design Name: spi// Module Name: E:/fpga/spi_reg/// Project Name: spi_reg// Target Device: // Tool versions: // Description: //// Verilog Test Fixture created by ISE for module: spi//// Dependencies:// // Revision:// Revision File Created// Additional Comments:// ////////////////////////////////////////////////////////////////////////////////module spi_instance。 // Inputs reg rst。 reg clk。 reg rd。 reg wr。 reg [7:0] datain。 reg spidi。 // Outputs wire spics。 wire spiclk。 wire spido。 wire [7:0] dataout。 // Instantiate the Unit Under Test (UUT) spi uut ( .rst(rst), .clk(clk), .rd(rd), .wr(wr), .datain(datain), .spics(spics), .spiclk(spiclk), .spido(spido), .spidi(spidi), .dataout(dataout)// .dataout(datain) )。 parameter PERIOD = 20。 initial begin // Initialize Inputs rst = 0。 clk = 0。 rd = 0。 wr = 0。 datain = 0。 spidi = 0。 // Wait 100 ns for global reset to finish 100。 // Add stimulus here end initial begin //時鐘信號的產生 forever (PERIOD/2) clk = ~clk。 end initial begin //復位信號的撤銷 rst=1。 end initial begin //寫數(shù)據// forever// wr=0。 rd=1。//forever datain=839。b10101010。 end endmodu
環(huán)評公示相關推薦
鄂ICP備17016276號-1