spi接口的仿真及驗(yàn)證畢業(yè)論文-資料下載頁(yè)
2025-06-19 14:49本頁(yè)面
【正文】 時(shí)候通過(guò)他們的報(bào)告來(lái)逐漸熟悉此項(xiàng)目，在后面的學(xué)習(xí)過(guò)程中，他們也給予了很多軟件方面的幫助，對(duì)我提出的問(wèn)題也很耐心的回答，在這里表示感謝。感謝江南大學(xué)的所有領(lǐng)導(dǎo)，老師和為我們學(xué)習(xí)生活環(huán)境創(chuàng)造一切的人們，正是你們的辛勤工作，才把我培育成了一名合格的大學(xué)生。附錄ASPI設(shè)計(jì)程序：module simple_spi_top( input wire clk_i, //時(shí)鐘 input wire rst_i, //異步復(fù)位 input wire [1:0] adr_i, // 地址 input wire [7:0] dat_i, // 數(shù)據(jù)輸入 input wire we_i, output reg [7:0] dat_o, // 數(shù)據(jù)輸出 output wire inta_o, // i中斷輸出 output reg sck_o, // 串行時(shí)鐘輸出 output wire mosi_o, // input wire miso_i , // output reg cs_o)。 reg [7:0] spcr。 // 控制寄存器 reg [7:0] sper。 // 擴(kuò)展寄存器 reg [7:0] treg。 // 傳輸/接收寄存器 reg [1:0] state。 reg [7:0] bt。 //***********輸入數(shù)據(jù)給控制寄存器和狀態(tài)寄存器************* always @(posedge clk_i or negedge rst_i) if (~rst_i) begin spcr = 839。h10。 sper = 839。h00。 end else if (we_i) begin if (adr_i == 239。b00) spcr = dat_i。 if (adr_i == 239。b11) sper = dat_i。 end //***************設(shè)置控制寄存器************************* wire spie = spcr[7]。 // 中斷使能，該位為1允許SPI中斷 wire spe = spcr[6]。 // SPI系統(tǒng)允許位。該位為1打開SPI系統(tǒng)，為0關(guān)閉SPI系統(tǒng)。 wire msb = spcr[5]。 // 口D線或方式選擇位。該位為1使口D輸出選擇為漏極開路驅(qū)動(dòng)器，為0則是推挽式輸出。 wire mstr = spcr[4]。 // 該位為1，SPI設(shè)為主設(shè)備；該位為0，SPI設(shè)為從設(shè)備 wire cpol = spcr[3]。 // 時(shí)鐘極性 wire cpha = spcr[2]。 // 始終相位 wire [1:0] spr = spcr[1:0]。 // 速率控制 // *************設(shè)置擴(kuò)展寄存器***************************** wire [1:0] spre = sper[1:0]。 // 擴(kuò)展時(shí)鐘速率控制選擇 wire [3:0] espr = {spre, spr}。 //速率控制 reg spi_i。 //SPI傳輸一個(gè)八位數(shù)據(jù)完成標(biāo)志 assign inta_o = spi_iamp。spie。 //生成中斷信號(hào)// *********產(chǎn)生時(shí)鐘分頻，及完成速率控制******************** reg [11:0] clkt。 always @(posedge clk_i) if(spe amp。 (|clkt amp。 |state)) clkt = clkt 1139。h1。 else case (espr) //速率選擇 439。b0000: clkt = 1239。h0。 // 2 439。b0001: clkt = 1239。h1。 // 4 439。b0010: clkt = 1239。h3。 // 16 439。b0011: clkt = 1239。hf。 // 32 439。b0100: clkt = 1239。h1f。 // 8 439。b0101: clkt = 1239。h7。 // 64 439。b0110: clkt = 1239。h3f。 // 128 439。b0111: clkt = 1239。h7f。 // 256 439。b1000: clkt = 1239。hff。 // 512 439。b1001: clkt = 1239。h1ff。 // 1024 439。b1010: clkt = 1239。h3ff。 // 2048 439。b1011: clkt = 1239。h7ff。 // 4096 endcase wire ena = ~|clkt。 // 生成時(shí)鐘允許信號(hào)，及在此時(shí)clkt產(chǎn)生使能信號(hào)完成信號(hào)傳輸//************** 傳輸數(shù)據(jù)的狀態(tài)機(jī)**************************** always @(posedge clk_i) if (~spe) begin state = 239。b00。 // 空閑狀態(tài) bt = 339。h0。 treg = 839。h00。 sck_o = 139。b0。 spi_i=0。 end else if(adr_i==239。b10amp。!spi_iamp。we_iamp。rst_i) begin case (state) //傳輸狀態(tài)機(jī) 239。b00: // 空閑狀態(tài) begin sck_o = cpol。 // 設(shè)置 sck 極性 state = 239。b01。 bt = 339。h7。 if (cpha) sck_o = ~sck_o。 //設(shè)置相位 end 239。b01: if (ena) //ena由clkt決定，clkt為0時(shí)執(zhí)行，及達(dá)到分頻的效果 begin sck_o = ~sck_o。 treg= dat_i。 state= 239。b10。 cs_o= 139。b1。 end 239。b10: if (ena) begin sck_o = ~sck_o。 state = 239。b11。 end 239。b11: // if (ena) begin treg = {treg[6:0], miso_i}。 bt = bt 339。h1。 if (~|bt) //運(yùn)行八次 ，傳完一個(gè)數(shù)據(jù) begin state = 239。b00。 sck_o = cpol。 //空閑極性狀態(tài) dat_o = treg。 //接收數(shù)據(jù)spi_i=1。 //中斷標(biāo)志位，此時(shí)輸出給微處理接口保證接收到數(shù)據(jù)后 end //再重新置spe位再發(fā)送一個(gè)數(shù)? else begin state = 239。b10。 sck_o = ~sck_o。 end end default state= 239。b00。 endcase endassign mosi_o = treg[7]。 //發(fā)送數(shù)據(jù)endmodule
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